半导体存储装置及其刷新控制方法制造方法及图纸

本发明专利技术公开了一种动态型的半导体存储装置，其在通过降低待机时之电源电流而获得低功耗的同时，还抑制了芯片面积的增大。将与在正常操作时被访问之行地址对应的字线预先存储到ＲＡＭ中，在进入自刷新时，对于从存储器单元数据中所读出的数据，用编码器附加检查位并写入到检查位区，该存储器单元与字线连接，该字线与在正常操作期间被访问的行地址相对应。作为电源接入后最初自刷新进入的初始化处理，进行字线单位之存储器单元的数据保持时间的检查，通过基于该检查结果来确定字线刷新周期的设定值并将该设定值写入到ＲＡＭ来实现每个字线的刷新周期的设定。当通过刷新操作检测出错误时，用错误纠正电路纠正错误。

【技术实现步骤摘要】

本专利技术涉及半导体存储装置，特别涉及具有为了保持数据而需要刷新之存储器单元的动态。
技术介绍
DRAM(动态随机存取存储器)中，为了降低在只进行数据保持操作之待机时刻的消耗电流，降低刷新操作时(将从与刷新地址对应的字线所连接的存储器单元中读出到位线上的数据通过读出放大器放大并通过介入位线进行复原)的电流是不可缺少的。在大容量微细化的DRAM中，一直尝试工艺上改善存储器单元之数据保持时间(称为“记忆(retention)时间”)的最劣值。作为电路设计上的对策，对于一部分存储器单元，为了弥补记忆时间不足，开发了对例如每一个存储组段(bank)(例如为64兆位)将使用冗余单元的救济组(set)数预备为等于或者大于100组的方法，或者为即使在DRAM器件封装之后，通过抗熔断(Anti Fuse)而进行救济使得能够替换冗余单元的方法。但是，在记忆时间为200ms(毫秒)接近300ms极限的情况下，有可能发生因未预料到的噪音等(还包括软错误)导致的不良保持(称为“记忆时间不良变动”)，因此必须确立由上述以外的方法所产生的技术。从DRAM器件的成本看，必须将芯片尺寸的增大(penalty)(用于确保记忆时间之电路的增量)抑制到某个百分数。从用户的观点看，当进入和退出待机模式(自刷新)时，还需要使DRAM器件的规格(接口)与先前的产品相同(保持互换性)。在这方面，对应用于频繁重复进入和退出待机模式(自刷新)的用户(便携式电话终端等)来说，还必须降低进入和退出待机模式(自刷新)时的操作电流。作为动态RAM(DRAM)的刷新控制，在专利文献1中公开了如下构成在刷新地址被分配成通用的多个字线的每个字线上，由于通过与存储器单元之信息保持时间(记忆时间)对应的2个以上的刷新周期来进行刷新，使得能够实现大幅度降低功耗。这样，通过只对一部分记忆时间不足的存储器单元用短周期(例如100ms)进行刷新而对剩余的存储器单元用长周期(例如1s)进行刷新，能够获得DRAM在待机时刻的电流降低。在晶圆(wafer)检查时，根据主字线(MWL)单位进行刷新周期的选择，并将长周期或者短周期记录到DRAM内藏的PROM(PROM阵列构成了适应刷新控制器)。在进入自刷新时，将全部主字线用长周期进行刷新，接着将短周期的主字线用短周期进行刷新，在时间T再次通过长周期重复刷新。在自刷新退出时退出。图22是用于说明专利文献1记载的适应刷新控制的流程图(由本申请专利技术人等制作的图)。在进入自刷新时(步骤S601)，将全部主字线用长周期T进行刷新(步骤S602)，接着，将刷新周期作为短周期(T/N)而在PROM所记录的主字线用短周期(T/N)进行刷新(步骤S603)，在不退出自刷新的情况下(步骤S604为“否”)，重复N次用短周期(T/N)的刷新(步骤S604，S605)，在时间T，再次重复通过长周期进行的刷新(步骤S605，S606)。当在步骤S604，S606退出自刷新时，就转移到步骤S607的自刷新退出处理。在专利文献2中例如还公开了如下技术当进入用于只进行数据保持操作的操作模式时，通过使用ECC(错误纠正码)电路来编码全部位(生成并存储检查用的位)，根据使用检查位的错误纠正操作，在错误发生容许的范围内，通过加长刷新周期来进行刷新操作，当从数据保持操作模式返回(退出)到正常操作时，通过根据ECC电路进行使用上述数据和检查位的错误纠正操作，在等于或者大于存储器单元之记忆时间的周期下进行刷新。在专利文献2中，在数据保持操作模式时(备用时)，将芯片内的全部区域用长周期(例如1s大小)进行刷新，以降低DRAM待机时刻的电流。图23是用于说明根据专利文献2待机时刻之刷新控制的流程图(由本申请专利技术人等制作的图)。在进入低功耗模式(SSR)时进行全部位的编码(步骤S701，S702)，在退出时通过全部位的解码来进行校正操作(步骤S705，S706)。但是，专利文献1等记载的适应刷新具有下述问题(下面是本申请专利技术人的研究结果)。(A)高温下(例如T＝85℃)，假定进行将256M位的DRAM以主字线32K位为单位进行长周期(例如1s)、短周期(例如100ms)之刷新周期的选择。此时，通过记忆时间为1s以下之存储器单元的20000位，需要短周期(100ms)刷新的主字线(MWL)增大到1个存储组段(bank)(64M位)。由此，待机时刻的电流降低效果停留于3/4。(B)即使通过晶圆试验(用晶圆探针的试验)来进行刷新周期的选择，在封装的后续工序中，在发生记忆时间变动时也会成为不良选择。(C)而且在T＝85℃的高温下，在记忆时间下降到接近200ms的情况下，当频繁进行刷新时，没有降低待机时刻之电流的办法。专利文献2之待机时刻的刷新控制具有下述问题(下面是本申请专利技术人的研究结果)。(A)如图23所示，在进入低功耗模式(超级自刷新；还称为“SSR”)时，进行全部位的编码(步骤703)，在退出时，通过全部位的解码来进行错误纠正操作(步骤705)。因此，当用户反复进入和退出时，消耗电流增大。(B)错误纠正操作期间需要设定禁止从外部接受命令的时间(作为退出时间例如为400ms)。因此，低功耗模式的退出方法就变成与现有技术自刷新不同标准的规定。专利文献1特开平08-306184号公报(第4、5页，第1图)；专利文献2特开2002-56671号公报(第3页，第1图)。
技术实现思路
本专利技术的主要目的在于提供一种，其可实现在等待时的低功耗以及抑制芯片面积的增大。为了实现上述目的，本申请公开的专利技术大概按下述构成。根据本专利技术一个方面的半导体存储装置，包括存储器阵列，其在多根位线和多根字线的交叉部上以多个阵列形状包括为了数据保持而必须进行刷新的存储器单元；存储电路，其分别存储在预定多个刷新周期中与前述各个字线对应之刷新周期的设定值；控制电路，其在电源接入后进入预先设定的规定自刷新模式时，以前述字线单位进行存储器单元之数据保持时间的检查，并基于该检查结果来进行确定前述每个字线之刷新周期的设定值并记录到前述存储电路的控制。根据本专利技术另一方面的半导体存储装置，包括存储电路，其预先记录与在正常模式中被访问之行地址相对应的字线信息；用于进行控制的电路，其在进入所述自刷新模式时，读出存储器单元的数据，对所述数据附加检查位，并写入到前述存储器单元阵列所设置的检查位区中，该存储器单元与字线连接，该字线与在前述自刷新前在前述正常模式操作期间被访问的行地址相对应。根据本专利技术的半导体存储装置，还包括在所述自刷新中用于检测存储器单元之故障的检测电路；用于纠正被检测出错误之存储器单元的数据的纠正电路；用于进行控制的电路，其变更被检测出错误之存储器单元所连接字线的刷新周期的设定值并记录到所述存储电路中。根据本专利技术又一方面的半导体存储装置包括自刷新控制电路，其具有用于生成刷新地址的电路、和用于生成刷新周期的电路，所述用于生成刷新周期的电路基于在用规定刷新周期刷新时由所述错误检测电路检测的错误检测结果来可变地控制所述刷新周期的长度。例如，对于长周期、短周期等各种刷新周期，可以用规定的比例来缩短或者加长周期的长度(时间)。根据专利技术又一方面的方法，该半导体存储装置包括存储器阵列，该存储器单元在多根位线和多根字线的交叉部上以阵列本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于，包括：存储器阵列，其被构成为在多根位线和多根字线的交叉部上将为了数据保持而必须进行刷新的存储器单元配置成多个阵列形状；存储电路，其分别存储在预先设定的多个刷新周期中与所述各个字线对应之刷新周期 的设定值；和控制电路，其在电源接入后进入预先设定的规定自刷新模式时，以所述字线单位进行存储器单元之数据保持时间的检查，并基于所述检查结果进行确定每个所述字线之刷新周期的设定值并记录到所述存储电路的控制。

【技术特征摘要】
JP 2004-1-30 2004-0240331.一种半导体存储装置，其特征在于，包括存储器阵列，其被构成为在多根位线和多根字线的交叉部上将为了数据保持而必须进行刷新的存储器单元配置成多个阵列形状；存储电路，其分别存储在预先设定的多个刷新周期中与所述各个字线对应之刷新周期的设定值；和控制电路，其在电源接入后进入预先设定的规定自刷新模式时，以所述字线单位进行存储器单元之数据保持时间的检查，并基于所述检查结果进行确定每个所述字线之刷新周期的设定值并记录到所述存储电路的控制。2.一种半导体存储装置，其特征在于，包括存储器阵列，其被构成为在多根位线和多根字线的交叉部上将为了数据保持而必须进行刷新的存储器单元配置成多个阵列形状；存储电路，其预先记录与在正常模式操作时被访问之行地址相对应的字线信息；编码电路，其在从正常模式进入到自刷新模式时，生成用于存储器单元之数据错误纠正的代码并将其写入到规定的存储区，该存储器单元与字线连接，该字线与在进入所述自刷新模式前在所述正常模式操作期间被访问的行地址对应；错误检测电路，其检测在由刷新地址所选择字线上连接的存储器单元的数据中是否有错误；和解码电路，其纠正检测出错误的存储器单元的数据。3.根据权利要求1所述的半导体存储装置，其特征在于，包括编码电路，其对所述存储器单元的数据生成用于错误纠正的代码并将其存储到所述存储器阵列之规定区域；错误检测电路，其检测所述存储器单元的数据错误；解码电路，其进行被检测出错误之存储器单元的数据的错误纠正；还包括控制电路，其控制使得在从正常模式进入到自刷新模式时，将字线存储器单元的数据用所述编码电路编码，该字线与在进入所述自刷新模式前在所述正常模式操作期间被访问的行地址对应。4.根据权利要求1所述的半导体存储装置，其特征在于，还包括存储电路，其预先记录与在正常模式时被访问之行地址相对应的字线；包括编码电路，其在从正常模式进入到自刷新模式时，对存储器单元的数据生成检查位信息，并将其写入到所述存储器阵列所附加的检查位区中，该存储器单元与字线连接，该字线与在进入所述自刷新模式前在所述正常模式操作期间被访问的行地址对应；错误检测电路，其检测在由刷新地址所选择字线上连接的存储器单元的数据中是否有错误；和解码电路，其进行被检测出错误之存储器单元的数据的错误纠正。5.根据权利要求1所述的半导体存储装置，其特征在于，还包括自刷新控制电路，其具有用于生成刷新地址的电路；用于生成刷新周期的电路；和用于校正所述刷新周期之温度特性的电路。6.根据权利要求2所述的半导体存储装置，其特征在于，还包括用于进行控制的电路，其对由所述错误检测电路检测出错误的存储器单元所连接的所述字线变更其刷新周期的设定值，并将该变更的设定值记录到用于存储所述字线之刷新周期的所述存储电路中。7根据权利要求2所述的半导体存储装置，其特征在于，包括自刷新控制电路，其具有用于生成刷新地址的电路、和用于生成刷新周期的电路；所述用于生成刷新周期的电路基于在用规定刷新周期刷新时由所述错误检测电路检测的错误检测结果，可变地控制所述刷新周期的长度。8.根据权利要求7所述的半导体存储装置，其特征在于，所述用于生成刷新周期的电路在通过所述错误检测电路检测出错误时用规定的比例缩短所述刷新周期。9.根据权利要求7所述的半导体存储装置，其特征在于，所述用于生成刷新周期的电路在通过所述错误检测电路没有检测出错误时用规定的比例加长所述刷新周期。10.根据权利要求4所述的半导体存储装置，其特征在于，所述存储器阵列所附加的所述检查位区被设置在由所述字线访问的存储器区中。11.根据权利要求1所述的半导体存储装置，其特征在于，所述存储器阵列，对于在相同位线上连接的用于数据存储的多个存储器单元，包括在所述相同位线上连接的至少一个虚设单元，并且构成为进行如下控制当设定所述字线单位上的刷新周期时，在将与数据保持时间之检查对象的字线相连接的存储器单元的保持数据拷贝到所述虚设单元之后，对连接到所述检查对象之字线上的存储器单元，通过针对多个刷新周期进行在存储器单元之保持数据上是否检测出错误的检查，选择对所述检查对象的字线的刷新周期，在对所述检查对象的字线确定了刷新周期之后，将所述虚设单元中拷贝的数据返回到与所述检查对象字线相连接的所述存储器单元上。12.根据权利要求11所述的半导体存储装置，其特征在于，激活所述检查对象的字线，将所述检查对象字线所连接的存储器单元的保持数据用在连接所述存储器单元的位线上所连接的读出放大器进行放大，之后，激活连接所述虚设单元的字线，通过将由所述读出放大器放大的数据复原到所述虚设单元，进行到所述虚设单元的拷贝。13.根据权利要求11所述的半导体存储装置，其特征在于，激活所述虚设单元连接的字线，将所述虚设单元的保持数据用在连接所述虚设单元的位线上所连接的读出放大器进行放大，之后，激活所述检查对象的字线，通过将由所述读出放大器放大的数据复原到所述检查对象之字线的存储器单元，使所述虚设单元的数据返回到所述检查对象字线的存储器单元。14.根据权利要求11所述的半导体存储装置，其特征在于，作为错误检测用的数据，存储器单元读出值设为高电平的值(Physical1)被写入到刷新周期检查对象之所述字线所连接的存储器单元。15.根据权利要求1所述的半导体存储装置，其特征在于，作为电源接入后最初进入自刷新模式时的初始化处理，进行所述字线单位的刷新周期的选择。16.根据权利要求2所述的半导体存储装置，其特征在于，所述错误检测电路对所述存储器阵列内多根位线的每根位线安装有用于检测1位错误的检测电路。17.根据权利要求16所述的半导体存储装置，其特征在于，包括单位电路，其具有控制端子被连接到在所述存储器阵列和读出放大器之间配设的位线对的一个上以及一端共同连接的第一和第二开关元件、和控制端子被连接到所述位线对的另一个上以及一端共同连接的第三和第四开关元件，所述第一、第三开关元件的另一端相互交叉连接，所述第二、第四开关元件的另一端相互交叉连接；多个位线对一侧端部之所述单位电路的所述第一、第二开关元件的一端被连接到检查位使用的信号线，所述第三、第四开关元件的一端被连接到所述检查位使用的信号线的互补线上，所述第一、第三开关元件的被交叉连接的另一端被连接到相邻单位电路之所述第一、第二开关元件的一端，所述第二、第四开关元件的被交叉连接的另一端被连接到相邻单位电路之所述第三、第四开关元件的一端；所述多个位线对另一侧端部之单位电路的所述第一、第三开关元件的被交叉连接的另一端被连接到检查位输出线上。18.根据权利要求2所述的半导体存储装置，其特征在于，与所述存储器单元阵列对应而包括所述错误检测电路，对于由多个存储器阵列构成的一个存储组段，包括一组所述编码电路和所述解码电路组。19.根据权利要求18所述的半导体存储装置，其特征在于，一个存储组段具有多个存储器阵列，每个所述存储器阵列的所述错误检测器对所述存储器阵列内多根位线的每个位线具有用于检测1位错误的检测器。20.根据权利要求2所述的半导体存储装置，其特征在于，一个存储组段具有多个存储器阵列，对于一个主字线，具有每个存储器阵列所设置辅助字线的分层字线结构，将行地址是否被访问的信息记录到每个所述主字线的所述存储电路中。21.根据权利要求1所述的半导体存储装置，其特征在于，一个存储组段具有多个存储器阵列，对于一个主字线，具有每个存储器阵列所设置辅助字线的分层字线结构，对于与一个主字线对应选择的与所述一个主字线对应的多个辅助字线的每一个，具有用于存储刷新周期的存储电路。22.根据权利要求19所述的半导体存储装置，其特征在于，所述错误检测器具有记录电路，其在有关辅助字线之刷新周期的检查时，当在某个刷新周期下检测出错误的情况下，将所述辅助字线的刷新周期更新成比所述某个刷新周期更短周期的刷新周期，并且将所述更新值记录作为用于存储辅助字线之刷新周期的存储电路的设定值。23.根据权利要求21所述的半导体存储装置，其特征在于，当选择了与刷新地址对应的一个主字线时，对于与所述一个主字线对应的多个辅助字线的每一个，具有通过读出用于存储刷新周期之存储电路的设定值来解码刷新周期的解码器电路；基于所述解码电路的解码结果，控制相对所述多个存储器阵列设置的用于分别驱动所述多个辅助字线的辅助字线驱动器的激活。24.根据权利要求2所述的半导体存储装置，其特征在于，包括用于解码行地址以及选择字线的行解码器；具有随机存取型存储电路，其具有与由所述行解码器所选择字线对应而选择的单元；具有在由所述行解码器所选择字线选择的单元上将是否访问了行地址的信息写入和读出的结构。25.根据权利要求1所述的半导体存储装置，其特征在于，包括用于解码行地址以及选择字线的行解码器；具有随机存取型存储电路，其具有与由所述行解码器所选择字线对应而选择的单元；所述存储器阵列之各个字线的刷新周期被记录到由所述行解码器所选择字线选择的单元中。26.根据权利要求1所述的半导体存储装置，其特征在于，当从所述自刷新模式退出到所述正常模式时，用成组模式刷新所述存储器阵列，此时，将检测出错误之单元的数据的错误进行纠正后写入。27.一种半导体存储装置的刷新控制方法，该半导体存储装置包括存储器阵列，其被构成为在多根位线和多根字线的交叉部上将为了数据保持而必须进行刷新的存储器单元配置成阵列形状，在该刷新控制方法中，其特征在于，包括在电源接入后进入规定的自刷新模式时，以所述字线单位进行存储器单元之数据保持时间的检查的步骤；和基于所述检查结果，确定所述每个字线之刷新周期的设定值并将所述设定值记录到与所述字线对应的存储电路的步骤；对每个字线选择刷新周期。28.根据权利要求27所述的半导体存储装置的刷新控制方法，其特征在于，包括将与在正常模式操作中被访问的行地址对应的字线信息存储到存储电路的步骤；用于进行控制的步骤，其在从正常模式进入到自刷新模式时，读出存储器单元的数据，对所述数据生成检查位信息，之后将其写入到所述存储器阵列所附加的检查位区中，该存储器单元与字线连接，该字线与在所述自刷新前在所述正常模式操作期间被访问的行地址相对应。29.根据权利要求27所述的半导体存储装置的刷新控制方法，其特征在于，包括在所述自刷新中，用错误检测电路检测在存储器单元的保持数据中是否有错误的步骤；用错误纠正电路纠正被检测出错误之存储器单元的数据的步骤；变更被检测出错误之存储器单元所连接字线的刷新周期的设定值、并将所述变更后的设定值记录到与所述字线相对应的所述存储电路中的步骤。30.一种...

【专利技术属性】
技术研发人员：利穗吉郎，伊藤丰，
申请(专利权)人：尔必达存储器股份有限公司，
类型：发明
国别省市：JP[日本]