半导体存储器件制造技术

本发明专利技术涉及半导体存储器件和存储器系统。提供了命令寄存器和地址寄存器，其中命令寄存器用于保存与提供自外部的访问请求相关的信息的译码结果，并且在处理电路即芯片控制电路和地址译码器中对与来自外部的访问请求相关的信息的译码，以及由访问控制电路在存储单元阵列中执行的与外部访问请求相对应的操作可以相互独立地并行执行，从而可以多重输入来自外部的访问请求，并且对于存储单元阵列中与外部访问请求相对应的操作和译码可以实现流水线化的操作，因此能够加快对半导体存储器件的访问操作，而不会引起任何问题。

【技术实现步骤摘要】

本专利技术涉及半导体存储器件和存储器系统，它们特别适用于伪静态随机访问存储器(pseudo-SRAM)。
技术介绍
伪SRAM是半导体存储器件之一，其中用于存储数据的存储单元是由和DRAM(动态随机访问存储器)相同的单元组成的，而它的外部接口与SRAM相互兼容。伪SRAM具有与SRAM相比，以更低的位开销实现更大容量的DRAM特性，并且具有和SRAM一样的可用性，因此实现了系统设计的容量和便利性的提高。例如，低功率(低功耗)的伪SRAM被用作蜂窝电话的存储器(RAM)。图1是示出常见的伪SRAM 101的组成的框图。伪SRAM 101具有存储单元阵列102、阵列控制电路103、刷新控制电路104、芯片控制电路105、地址译码器106、数据信号控制电路107和接口电路108。存储单元阵列102由多个在行方向和列方向上排列为阵列形式的存储单元组成。每个存储单元都是和上述DRAM中一样的1T-1C类(单晶体管单电容器类型)存储单元。阵列控制电路103对存储单元阵列102中的存储单元执行数据读操作、数据写操作和刷新操作。刷新控制电路104输出刷新操作的请求，以根据包括其中的定时器值来保持存储在存储单元中的数据。芯片控制电路105对来自外部的命令(外部命令)CMD进行译码，所述命令是经由接口电路108提供的，并且芯片控制电路105将基于译码结果的控制信号和来自刷新控制电路104的刷新请求输出到阵列控制电路103。命令CMD由芯片使能信号/CE、地址有效信号/ADV、输出使能信号/OE和写使能信号/WE组成(附加在每个信号的标号前面的“/”表示该信号是负逻辑的)。芯片控制电路105通过命令CMD和刷新请求来执行访问请求(数据读写)的仲裁。在这种仲裁中，在先生成的请求被优先处理。地址译码器106对经由接口电路108提供的、来自外部的地址信号ADD进行译码，并将译码结果输出到阵列控制电路103。数据信号控制电路107在根据外部命令而执行的读写操作中，控制存储器的内部和外部之间的数据发送和接收。用于同步命令CMD和数据信号DQ的输入输出定时的时钟信号CLK从外部被输入到接口电路108中，并被提供给伪SRAM 101中的每个功能部件。图2是用于解释常见的伪SRAM中的操作(数据读操作)的时序图。在图2中，“内核操作”是指对存储单元阵列102的选择操作，换言之，由阵列控制电路103对存储单元阵列102执行的操作。“外围操作”是指存储单元阵列102(阵列控制电路103)的外围电路的操作，所述外围电路例如包括芯片控制电路105和数据信号控制电路107。首先，在时刻T51，将器件(伪SRAM)带入工作状态的芯片使能信号/CE、指示地址信号ADD有效的地址有效信号/ADV、以及输出使能信号/OE变为“L”。芯片控制电路105译码这个命令CMD，并且确定来自外部的访问请求是数据读操作RD(A)。地址译码器106取入地址信号ADD并对其进行译码。然而，如果来自刷新控制电路104的刷新请求是在接收到来自外部的访问请求的时刻T51之前生成的，那么在存储单元阵列102中执行刷新操作REF(时刻T52)。从刷新操作REF结束时的时刻T53开始，在存储单元阵列102中执行数据读操作RD(A)，对应于地址译码器106中译码结果的存储单元的数据(1A)、(2A)和(3A)并顺序读出并以数据信号DQ的形式输出。当芯片使能信号/CE在时刻T54变为“H”时，芯片控制电路105向阵列控制电路103指示数据读操作RD(A)的终止。藉此结束在存储单元阵列102中的数据读操作RD(A)(时刻T55)。当芯片使能信号/CE和地址有效信号/ADV在时刻T55变为“L”时，芯片控制电路105在这个时候对命令CMD进行译码，并且确定来自外部的访问请求是数据读操作RD(B)。地址译码器106取入地址信号ADD并对其进行译码。在从时刻T55开始的刷新进入期间(refresh entry term)TREN已经过去的时刻T56，在存储单元阵列102中执行数据读操作RD(B)，并且以数据信号DQ的形式输出数据(1B)、(2B)、(3B)、(4B)和(5B)。刷新进入期间TREN总是设置在根据外部访问请求的数据读写操作之间，以便在刷新请求生成时，可以在存储单元阵列102中执行刷新操作。此后，和数据读操作RD(A)中一样，芯片使能信号/CE在时刻T57变为“H”，从而结束在存储单元阵列102中执行的数据读操作RD(B)(时刻T58)。图3是用于解释常见的伪SRAM的操作(数据写操作)的时序图。图3中所示的数据写操作与图2中所示的数据读操作的不同之处仅仅在于以下方面写使能信号/WE设为“L”并且输出使能信号/OE保持为“H”，以及被提供为数据信号DQ的数据(1A)到(3A)和(1B)到(5B)都被写入存储单元，而在其他方面都与图2中所示的数据读操作相同(时刻T61到T68分别对应于T51到T58)。因此，这里省略对数据写操作的解释。如图2和图3所示，在常见的伪SRAM中完成了数据读操作、数据写操作等。近年来，与视频数据等相关的大容量、实时数据通信开始出现，用作包括蜂窝电话等在内的数据通信装置的存储器的伪SRAM需要更高速地运行。日本在先公开专利申请No.平11-16346。国际申请公开No.WO 98/56004。然而，在常见的伪SRAM中，总是按照图2和3中所示来提供刷新进入期间TREN，因此，与来自外部的访问请求相关的访问时间被指定为包括在假设刷新请求在先发生的情况(这是最坏的情形)下的延迟(latency)。从接收到来自外部的访问请求(命令)开始到数据输入输出为止的一系列操作被执行，使得对应于下一次访问请求的一系列操作在对应于本次访问请求的一系列操作之后才开始，即，总是只执行对应于一次访问请求的处理。作为加快伪SRAM中运行速度的一种方法，可以考虑下述方法，即通过缩短延迟(如图4A所示)，从而减少来自外部的访问时间。然而，如果缩短了延迟，那么就缩短了应来自外部的访问请求而进行的数据读写操作之间的时间间隔TC，而且恐怕无法确保与刷新进入期间TREN相对应的期间。即，当延迟被缩短时，如果发生了刷新请求，则在应来自外部的访问请求而进行的数据读写操作之间无法执行刷新操作，并且存储在存储器中的数据恐怕会丢失。作为加快伪SRAM中运行速度的另一种方法，考虑这样一种方法，即如图4B所示，多路复用来自外部的访问请求。然而，如果在执行数据读操作RD(A)时请求了数据读操作RD(B)(如图4B所示的时刻T91)，那么在这一时刻，被取入并译码的是与数据读操作RD(B)相关的地址信号ADD。因此，地址译码器106中的译码结果发生改变，并且选择了不同的存储单元。由此，如果在数据读操作RD(A)期间请求了数据读操作RD(B)，则无法准确地识别出来自外部的访问请求，并且无法保证从这一时刻输出正确的数据(在图4B所示的示例中的数据(3A))。对数据写操作而言也是一样。
技术实现思路
本专利技术的目的是实现对半导体存储器件的访问操作的加速。本专利技术的半导体存储器件具有一个包含多个存储单元的存储单元阵列，请求与所述存储单元阵列相关的刷新操作的刷新请求电路，译码与从外部提供的对所述存储单元阵列的外部访问请求相本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：存储单元阵列，其中排列有多个存储数据的存储单元；刷新请求电路，其请求刷新操作，以保持存储在所述存储单元中的数据；处理电路，其译码与提供自外部的、对所述存储单元阵列的外部访问请求相关的信息，并 根据译码结果以及来自所述刷新请求电路的刷新请求，指示将在所述存储单元阵列中执行的操作；阵列控制电路，其基于来自所述处理电路的指示，对所述存储单元阵列执行操作；和寄存器，其保存由所述处理电路得出的、与所述外部访问请求相关的信息 的译码结果。

【技术特征摘要】
JP 2004-5-21 152302/2004;JP 2004-5-21 152301/20041.一种半导体存储器件，包括存储单元阵列，其中排列有多个存储数据的存储单元；刷新请求电路，其请求刷新操作，以保持存储在所述存储单元中的数据；处理电路，其译码与提供自外部的、对所述存储单元阵列的外部访问请求相关的信息，并根据译码结果以及来自所述刷新请求电路的刷新请求，指示将在所述存储单元阵列中执行的操作；阵列控制电路，其基于来自所述处理电路的指示，对所述存储单元阵列执行操作；和寄存器，其保存由所述处理电路得出的、与所述外部访问请求相关的信息的译码结果。2.如权利要求1所述的半导体存储器件，其中，在所述存储单元阵列中执行与第一外部访问请求相对应的操作的同时，如果所述处理单元接收到第二外部访问请求，则所述处理电路将与所述第二外部访问请求相关的信息的译码结果保存在所述寄存器中，并且在结束了与所述第一外部访问请求相对应的操作后，所述处理电路基于保存在所述寄存器中的译码结果，指示将在所述存储单元阵列中执行的操作。3.如权利要求2所述的半导体存储器件，还包括刷新执行控制电路，其控制是否响应于刷新请求来执行刷新操作。4.如权利要求3所述的半导体存储器件，其中，当所述刷新执行控制电路指示在与所述第一外部访问请求相对应的操作后执行与所述第二外部访问请求相对应的操作，所述刷新执行控制电路使所生成的刷新请求待用。5.如权利要求3所述的半导体存储器件，其中，当至少存在一个外部访问请求时，所述刷新执行控制电路使得所述刷新请求待用。6.如权利要求2所述的半导体存储器件，还包括流水线执行控制电路，其在所述存储单元阵列中结束了与所述第一外部访问请求相对应的操作后，指示执行与所述第二外部访问请求相对应的操作。7.如权利要求2所述的半导体存储器件，还包括命令执行控制电路，其在所述外部访问请求和所述刷新请求之间进行仲裁，其中，所述处理电路基于所述命令执行控制电路中的仲裁结果，指示将在所述存储单元阵列中执行的操作。8.如权利要求7所述的半导体存储器件，其中，在所述存储单元阵列中执行与所述第一外部访问请求相对应的操作的同时，如果所述命令执行控制电路接收到第二外部访问请求，则所述命令执行控制电路不执行所述第二外部访问请求和刷新请求之间的仲裁。9.如权利要求1所述的半导体存储器件，其中，根据在所述存储单元阵列中，在执行与另一个外部访问请求相对应的操作期间是否接收到所述外部访问请求，而使与所述外部访问请求相关的访问时间不同。10.如权利要求1所述的半导体存储器件，其中，所述寄存器具有命令寄存器和地址寄存器，所述命令寄存器用于保存与所述外部访问请求相关的命令信息的译码结果，所述地址寄存器用于保存地址信息的译码结果。11.如权利要求1所述的半导体存储器件，其中，所述处理电路具有命令译码器和地址译码器，所述命令译码器对与所述外部访问请求相关的命令信息进行译码，而所述地址译码器译码地址信息。12.如权利要求1所述的半导体存储器件，其中，由所述处理电路和所述阵列控制电路按照流水线化的操作来执行与所述外部访问请求相关的操作。13.如权利要求12所述的半导体存储器件，其中，当正在执行与第一外部访问请求相关的操作时，如果接收到第二外部访问请求，则推迟刷新操作的执行。14.如权利要求1所述的半导体存储器件，其中，与来自外部的外部访问请求相关的信息包括以下信息，该信息指示了在所述存储单元阵列中执行与第二外部访问请求相对应的操作期间发出的第一外部访问请求。15.一种半导体存储器件，包括存...

【专利技术属性】
技术研发人员：藤冈伸也，佐藤光德，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]