具有在用于缺陷位置的数据锁存器中缓冲的冗余数据的非易失性存储器及方法技术

一种存储器在其用户部分中具有缺陷位置，所述缺陷位置可由冗余部分中的冗余位置替换。所述用户部分及冗余部分中的数据锁存器允许通过数据总线交换从存储器感应的数据或写入到存储器的数据。缺陷位置锁存冗余方案采用包含用于使缺陷列仍可使用的数据锁存器的列电路。使用用于缺陷列的数据锁存器来缓冲对应的冗余数据，所述对应的冗余数据一般可从其在所述冗余部分中的数据锁存器获得。以此方式，可从所述用户数据锁存器获得所述用户数据和冗余数据两者，且简化了将数据流式传入到数据总线或从数据总线流式传出，并改善了性能。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及非易失性半导体存储器，比如电可擦除可编程只读存储器 (EEPROM)和快闪EEPROM，且特别是实施列冗余特征的非易失性半导体存储器。
技术介绍
能够以非易失性方式存储电荷的固态存储器(特别是封装成小型因数卡的EEPROM 和快闪EEPROM形式)近来己成为各种移动和手持装置中的优选存储装置，特别是信 息设备及消费型电子产品。不同于同样是固态存储器的RAM (随机存取存储器)，快闪 存储器是非易失性的，且即使在电力断开后仍保持其存储的数据。虽然与磁盘存储装置 相比成本较高，但快闪存储器正逐渐用于大容量存储应用。基于比如硬驱动器及软盘的 旋转磁性媒体的常规大容量存储装置不适合移动和手持环境。这是因为，盘驱动器往往 较笨重，容易出现机械故障，并且具有高等待时间和高电力要求。这些不合意的属性使 得基于盘的存储装置在大多移动和便携应用中不现实。另一方面，嵌入式和可移除卡形 式的两种快闪存储器都理想地适合于移动和手持环境，因为其具有尺寸小、电力消耗低、 速度快和可靠性高的特征。存储器装置通常包括一个或一个以上可安装在卡上的存储器芯片。每个存储器芯片 包括由比如解码器和擦除、写入和读取电路等外围电路支持的存储器单元阵列。更加复 杂的存储器装置还具有执行智能且较高水平的存储器操作及介接的控制器。有许多如今 正在使用的畅销的非易失性固态存储器装置。这些存储器装置可采用不同类型的存储器 单元，每个类型具有一个或一个以上电荷存储元件。EEPROM的实例及其制造方法在第 5,595,924号美国专利中给出。快闪EEPR0M、其在存储器系统中的使用及其制造方法 在第5,070,032、 5,095,344、 5,315,541、 5,343,063、 5,661,053、 5,313,421和6,222,762号 美国专利中给出。具有NAND单元结构的存储器装置的实例在第5,570,315、 5,903,495 和6,046,935号美国专利中描述。具有用于存储电荷的介电层的存储器装置的实例已在 以下中描述艾坦等人的NR0M:新颖的局部捕获，2位非易失性存储器单元(NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell, IEEE电子装置通讯，2000年11月，第21巻，第11期，第543 — 545页)以及第5,768,192和6,011,725号美国专 利。存储器装置通常被组织成排列成行和列且可由字线和位线来寻址的存储器单元二 维阵列。阵列可根据NOR类型或NAND类型结构形成。NOR类型存储器的实例在第 5,172,338和5,418,752号美国专利中揭示。NAND结构阵列的实例及其作为存储器系统 的一部分的操作见第5,570,315、 5,774,397和6,046,935号美国专利。存储器将常常具有缺陷部分，其可能源于制造过程或在装置操作期间出现。确切地 说，为了使制造合格率最大化，校正在制造时发现的缺陷，以便挽救原本会带有缺陷的 产品。存在多种用于管理这些缺陷的技术，其中包含对存储器的若干部分的错误校正编 码或重映射，比如在第5,602,987、 5,315,541、 5,200,959、 5,428,621号美国专利和US 2005/0141387等中描述的。这些公开案的揭示内容特此以引用的形式并入本文中。在制造之后，在发货之前测试存储器芯片。如果发现缺陷，则可通过用冗余部分替 代存储器的缺陷部分来挽救芯片。存储器中常见类型的缺陷是起因于阵列的列中的问 题。举例来说，在快闪存储器中，列缺陷可能是起因于存储器单元区域中的任何一个以下错误位线到位线的短路；位线短路到其它信号；位线断开；不编程或编程过慢的坏 单元；及/或坏的数据锁存器。常规列冗余方案替换整个列，包含列内的位线、读出放大器和数据锁存器。冗余方 案还具有高速匹配电路以及单独的存取信号，所述单独的存取信号在遇到坏列时被启 用。一种管理存储器芯片自身上的缺陷列的现有技术系统使用二进制解码方案来管理 对坏列的替换。首先将来自主机的地址锁存到寄存器中，并用10位加法器将列地址递 增，以便管理从0到540字节的列。接着，将列地址(IO位)预解码成15到20个线， 所述线贯穿列解码器区域。从这15到20个线中选出三个信号，以便形成列选择。通过 将传入的列地址与坏列地址的列表比较来管理此二进制解码系统中的坏列。如果发现匹 配，则将传入的列地址重指派给另一好的列地址。如果传入地址不与坏列地址匹配，则 不改变传入的列地址。二进制列选择方案在定位随机列地址方面具有高度灵活性。然而， 其具有以下不足其相对较慢，因为必须有多个逻辑级来替换缺陷列，且这使得二进制 解码方案的运行速度难以远高于20MHz数据输入或输出速率。此外，在具有由来自阵列的顶部和底部两者的读出放大器组服务的结构的存储器阵 列的情况下，缺陷列可能因冗余列相对于每组读出放大器的位置而不被有效重映射。因此， 一般需要具有改进的性能的高性能、高容量非易失性存储器。确切地说，需要具有改进的性能和效率的缺陷管理。
技术实现思路
在缺陷列的数据锁存器中缓冲的冗余数据根据本专利技术另一方面， 一种缺陷列锁存冗余方案将用于缺陷存储器位置的冗余或替 代数据从冗余数据锁存器重定位到更容易存取的位置，比如对应缺陷列的数据锁存器。 此方案是依据这一事实缺陷列通常由位线而不是相关联的列电路中的问题引起。因此， 举例来说，虽然位线可被短路并变得不可用，但其相关联的数据锁存器和列解码器可能 仍可操作。本专利技术认识到，当无法经由缺陷位线执行比如感应和编程等存储器操作时， 所述列电路仍可用来缓冲数据。在优选实施例中，采用与缺陷位置相关联的数据锁存器来缓冲常规存储在与对应冗 余位置相关联的数据锁存器中的替代数据。以此方式，就将数据流式传出到数据总线而 言，可将用户部分视为仿佛几乎没有任何缺陷。因此，只需要用来寻址用户部分的寻址 方案，而不需要每次遇到缺陷位置都切换成冗余数据锁存器。在读取操作中，首先感应和锁存包含用户数据和冗余数据两者的页。需要用额外操 作将冗余数据的副本从冗余数据锁存器放置到与用户部分中的对应缺陷列相关联的数 据锁存器。以此方式，当将数据输出到数据总线时，只需要存取用户数据锁存器，而不 管任何缺陷列。在写入操作中，首先将待写入的数据页锁存到用户数据锁存器中，而不管任何缺陷 列。以此方式，就从数据总线流式传入数据而言，可将用户部分视为仿佛几乎没有任何 缺陷。需要用额外操作将数据副本从与缺陷列相关联的数据锁存器放置到对应的冗余数 据锁存器。还将指示不编程条件的预定义数据存储在缺陷列的数据锁存器中以如此指 示。接着，可将包含来自用户数据锁存器和冗余数据锁存器两者的数据的整个页编程到 相应的存储器单元中。通过对本专利技术优选实施例的以下描述将了解本专利技术的额外特征和优点，所述描述应 结合附图阅读。附图说明图1说明具有仅可从冗余部分获得冗余数据的常规列冗余方案的存储器装置。图2A是用常规冗余方案的读取操作的示意时序图。图2B是说明用常规列冗余方案的读取操作的流程图。 图3A是用常规冗余方案的写入操作的示意时序图。 图3B是说明用常规列冗余方案的编程操本文档来自技高网...

【技术保护点】
一种在划分成用户阵列部分和冗余阵列部分使得所述用户阵列部分中的缺陷位置可由所述冗余阵列部分中的对应冗余位置替换的非易失性存储器中，跨越所述存储器的所述用户阵列部分和冗余阵列部分从存储器位置群组读取数据的方法，其包括：　提供所述用户阵列 部分的缺陷位置的列表；　提供用于锁存与所述用户阵列部分和冗余阵列部分两者相关联的数据的数据锁存器群组；　感应待读取的所述存储器位置群组；　将所述感应的数据锁存到所述数据锁存器群组中；　将冗余数据从所述冗余阵列部分的所 述数据锁存器传递到所述用户阵列部分中的对应缺陷存储器位置的所述数据锁存器；以及　将所述数据从所述用户阵列部分的所述数据锁存器读出到数据总线，而不管所述用户阵列部分中的任何缺陷存储器位置。

【技术特征摘要】
【国外来华专利技术】US 2006-3-24 11/389,655;US 2006-3-24 11/388,4081.一种在划分成用户阵列部分和冗余阵列部分使得所述用户阵列部分中的缺陷位置可由所述冗余阵列部分中的对应冗余位置替换的非易失性存储器中，跨越所述存储器的所述用户阵列部分和冗余阵列部分从存储器位置群组读取数据的方法，其包括提供所述用户阵列部分的缺陷位置的列表；提供用于锁存与所述用户阵列部分和冗余阵列部分两者相关联的数据的数据锁存器群组；感应待读取的所述存储器位置群组；将所述感应的数据锁存到所述数据锁存器群组中；将冗余数据从所述冗余阵列部分的所述数据锁存器传递到所述用户阵列部分中的对应缺陷存储器位置的所述数据锁存器；以及将所述数据从所述用户阵列部分的所述数据锁存器读出到数据总线，而不管所述用户阵列部分中的任何缺陷存储器位置。2. 根据权利要求l所述的方法，其中-所述用户阵列部分和冗余阵列部分可通过行和列寻址；且 所述缺陷位置是可由来自所述冗余阵列部分的冗余列替换的缺陷列。3. 根据权利要求l所述的方法，其中所述将所述数据读出到数据总线是根据用于存取所述用户阵列部分的地址。4. 根据权利要求1所述的方法，其进一步包括所述在所述冗余阵列部分的所述数据锁存器与所述对应缺陷存储器位置的数据锁存器之间传递冗余数据进一步包括将所述冗余阵列部分的所述数据锁存器耦合到所述数据总线的输出部分； 将对应缺陷存储器位置的所述数据锁存器耦合到所述数据总线的输入部分；以及缓冲在所述数据总线的所述输出部分与输入部分之间传递的所述数据。5. 根据权利要求4所述的方法，其中所述缓冲在所述数据总线的所述输出部分与输入部分之间传递的所述数据是通 过移位通过一组管线寄存器进行的。6. 根据权利要求5所述的方法，其中所述组管线寄存器是一组两级移位寄存器。7. 根据权利要求1所述的方法，其中所述非易失性存储器是快闪EEPROM。8. 根据权利要求1所述的方法，其中所述非易失性存储器实施在存储卡中。9. 根据权利要求1到8中任一权利要求所述的方法，其中所述非易失性存储器的个别 存储单位每一者存储两个存储器状态之一。10. 根据权利要求1到8中任一权利要求所述的方法，其中所述非易失性存储器的个别 存储单位每一者存储两个以上存储器状态之一。11. 一种在划分成用户阵列部分和冗余阵列部分使得所述用户阵列部分中的缺陷位置 可由所述冗余阵列部分中的对应冗余位置替换的非易失性存储器中，跨越所述用户 阵列部分和冗余阵列部分向存储器位置群组写入数据的方法，其包括提供所述用户阵列部分的缺陷位置的列表；提供用于锁存与所述用户阵列部分和冗余阵列部分两者相关联的数据的数据锁 存器群组；将待从数据总线写入的数据锁存到与所述用户阵列部分相关联的所述数据锁存 器中，而不管所述用户阵列部分中的任何缺陷存储器位置；将数据从用于所述用户阵列部分中的缺陷存储器位置的所述数据锁存器传递到 所述冗余阵列部分中的对应冗余位置的所述数据锁存器；通过将预定义的数据存储到用于所述缺陷存储器位置的所述数据锁存器中来指 示用于所述缺陷存储器位置的不编程条件；以及将所述数据从所述数据锁存器群组编程到所述存储器位置群组中。12. 根据权利要求ll所述的方法，其中所述用户阵列部分和冗余阵列部分可通过行和列寻址；且所述缺陷位置是可由来自所述冗余阵列部分的冗余列替换的缺陷列。13. 根据权利要求11所述的方法，其中所述锁存待从所述数据总线写入的数据是根据用于存取所述用户阵列部分的地 址。14. 根据权利要求ll所述的方法，其中所述在用于缺陷存储器位置的所述数据锁存器与所述冗余阵列部分中的所述对 应冗余位置的数据锁存器之间传递数据进一步包括将用于缺陷存储器位置的所述数据锁存器耦合到所述数据总线的输出部分；将所述冗余阵列部分中的对应冗余位置的所述数据锁存器耦合到所述数据总线 的输入部分；以及缓冲在所述数据总线的所述输出部分与输入部分之间传递的所述数据。15...

【专利技术属性】
技术研发人员：法鲁克莫加特，劳尔阿德里安切尔内亚，曹寿彰，曾泰元，
申请(专利权)人：桑迪士克股份有限公司，
类型：发明
国别省市：US[美国]