基于计算型存储器的加速装置制造方法及图纸

本发明专利技术涉及一种基于计算型存储器的加速装置，包括加速器接口、计算型存储器、通信网络和译码芯片，加速器接口用于与数据处理系统的数据交互，与计算型存储器和译码芯片连接；计算型存储器存储程序和数据，并提供对本地数据的加速处理，计算型存储器芯片之间通过通信网络互相连接；通信网络用于实现计算型存储器芯片之间的有效通信；译码芯片产生相应的片选信号控制对计算型存储器的操作。本发明专利技术的特点在于实现了计算型存储器之间的高效通信；通过译码每次读写操作只选择一个计算型存储器进行，有效降低了系统功耗；并且通过通用接口，可以将该装置有效地集成到现有的数据处理系统中，加速对数据的处理，起到显著提高整个数据处理系统性能的效果。

【技术实现步骤摘要】

本专利技术属于一种用于数据处理的加速装置，特别是一种基于计算型 存储器的加速装置。
技术介绍
过去几十年内处理器性能一直按照摩尔定律以每18个月翻一番的惊 人速度提升，这都得益于集成电路制造工艺和体系结构技术的巨大进步。 不过人们也逐渐开始意识到有越来越多的因素阻碍着处理器性能的进一 步提升。目前，在半导体行业之中，芯片运算速度与存储部件访问速率 的差距正在不断拉大，由此产生的存储墙问题成为冯.诺伊曼体系 结构的性能瓶颈之一。随着半导体工艺的不断进步，处理器与存储器已 经可以集成在同一芯片内部，该技术的出现会对传统冯.诺伊曼体系结 构中的存储墙，，问题带来影响。将处理器集成于存储器中，可以实现 具有数据处理能力的存储芯片，即计算型存储器。计算型存储器采用目 前工业界标准的存储器时序协议，具备数据存储功能，同时拥有计算能 力，能够对存储芯片内部的数据进行加速处理，克服存储墙，，问题， 特别适用于加速以々某体处理为代表的数据密集型应用。传统的数据处理系统中，使用由多个存储器组成的存储;f莫块作为内 部存储器，即内存。 一个内存模块上的多个存储器之间不需要进行通信， 并且采用并行的方式组织存储器，每次读写时对所有的存储器都进行操 作，读出多个低位宽数据后，拼接成高位宽数据输出。在基于计算型存 储器构建加速器时，不能简单采用这样的整体结构。首先， 一个加速器内的多个计算型存储器之间需要进行通信，以便对任务进行协同处理。 其次，如果多个计算型存储器采用并行的方式进行组织，将导致单个计 算型存储器内的数据处理单元可见的存储空间地址不连续，影响程序的 分派与执行。因此，基于计算型存储器的加速器需要采用特殊的结构， 提供多个计算型存储器之间的高效通信，保证计算型存储器内部数据处 理单元可见的存储空间地址连续，并且使得该加速器能够有效的集成到 现有数据处理系统中。
技术实现思路
本专利技术的目的是克服传统数据处理系统的数据处理能力受限于存 储墙的不足，利用计算型存储器同时具有数据存储功能和计算功能的 特点，提出一种能够有效地快速集成到现有数据处理系统中，从而有效 地提高现有数据处理系统的数据处理能力的基于计算型存储器的加速装置。为了实现上述目的，本专利技术由加速器接口、计算型存^(诸器、通信网络和译码芯片构成，其特点是加速器接口与计算型存储器和译码芯片 连接，计算型存储器由至少两个计算型存储器芯片构成，多个计算型存 储器之间采用串行方式组织成为计算型存储器阵列，多个计算型存储器 之间通过通信网络互相连4妄。其中加速器接口负责处理外部发送的各种命令和请求，并转换为相应的 计算型存储器的访存时序，传送给计算型存储器；计算型存储器负责数 据和程序的存储，通过计算型存储器内部的数据处理单元执行所存储的 程序，实现对数据的处理，起到加速数据处理系统各种应用的效果；通信网络实现各个计算型存储器之间的通信，在不同的计算型存储器执行 数据处理时进行有效的协同；译码芯片接受加速器接口的信号，产生相 应的选择信号，使得读写操作只针对一个计算型存储器进行。所述加速器接口与系统的接口可以采用双列直插内存模块(DIMM )、 小型双列直插内存模块(SO-DIMM)、全緩冲双列直插内存模块 (FB-DIMM)、通用串行总线(USB)、外设部件连接接口 (PCI)或快 速外设部件连接接口 (PCI-E)，但不仅限于上述规范。所述加速器接口的数据位宽与计算型存储器数据位宽相同。所述通信网络的结构可以采用一维线性、 一维环状、二维线性、二 维环状等，但不仅限于上述互联结构。所述译码芯片产生与所述加速装置内部计算型存储器数目相同的选 择信号。本专利技术的特点在于高效地实现了计算型存储器之间的通信，保证了 计算型存储器内部数据处理单元可见的存储空间地址连续，每次读写操 作只针对一个计算型存储器进行，有效降低了系统功耗，并且可以通过 通用的加速器接口将该装置有效地集成到现有的数据处理系统中，加速 对数据的处理，起到显著提高整个数据处理系统性能的效果。附图说明图l是本专利技术的架构示意图。图2是传统内存结构和本加速器结构对比。具体实施例方式下面结合实施例和附图对本专利技术做进 一 步说明。本专利技术从功能模块上分，包括加速器接口 1、计算型存储器2、通信 网络3和译码芯片4,其连接关系如图1所示。在实施例中，加速器接口 1采用了标准的双列直插内存模块(DIMM)接口 ， 一个加速装置上集成 了 4个计算型存储器2，其接口采用第二代双倍速率同步动态随机存储器 (DDR2)规范，通信网络3采用了二维环状结构，加速器接口 l和计算型 存储器2数据位宽都为64位。本专利技术并不限于采用上述配置和规范。本专利技术加速器接口 1负责加速器装置和数据处理系统的通信，数据 处理系统通过通用的加速器接口1对基于计算型存储器的加速器进行访 问和控制。加速器接口 1接受数据处理系统发送的命令，并转换为计算 型存储器2所需要的接口协议和时序，实现对计算型存储器2的访问。 加速器接口 1的数据位宽与计算型存储器2的数据位宽相同。加速器接 口 1还将高位地址信号传递给译码芯片4,以便译码芯片4产生片选信号 控制计算型存储器2的才乘作。本实施例中，加速器与凄t据处理系统的接 口采用DIMM规范，其数据宽度为64位，地址宽度为16位。在其他实 施例中，也可以采用SO-DIMM、 FB-DIMM、 USB、 PCI、 PCI-E等通用 接口与传输规范。本专利技术计算型存储器2负责存储教:据和程序，多个计算型存储器2 通过协同运行存储的程序，对数据进行处理，起到加速数据处理的目的。 计算型存储器2通过存储器接口与加速器接口 l连接，接受加速器接口 1 传输的符合标准规范的读写和操作命令。计算型存储器2通过互联接口 与通信网络3相连，实现多个计算型存储器2之间的通信与协同。本加 速装置中计算型存储器2的组织与传统内存结构不同，如图2所示。传 统内存结构中多个存储器IO是并行访问的，将存储器IO的输出数据(8位)拼接成符合接口宽度的数据(64位)后输出，而本加速装置结构中 集成的多个计算型存储器11，采用串行方式组织，每个计算型存储器ll 的数据宽度与接口宽度(64位)相同，通过译码芯片4产生的选择信号 选择其中一个计算型存储器2通过加速器接口 l直接输出。本实施例是 采用通用DDR2标准作为计算型存储器2的存储接口与传输规范。采用 DDR2标准的具有数据处理能力的计算型存储器2的接口信号及描述见 表l。其中，CS射言号由译码芯片4提供，其他的输入输出信号都与加速 器接口 l相连，其中地址A0 A13对应加速器接口 1的低位地址信号。表1 DDR2标准接口信号及描述<table>table see original document page 8</column></row><table><table>table see original document page 9</column></row><table>采用DDR2标准的具有数据处理能力的计算型存储器2的接口协议 命令真值表如表2所示。计算型存储器2能够接收并解析的命令本文档来自技高网...

【技术保护点】
一种基于计算型存储器的加速装置，由加速器接口、计算型存储器、通信网络和译码芯片构成，其特征在于：加速器接口与计算型存储器和译码芯片连接，计算型存储器由至少两个计算型存储器芯片构成，多个计算型存储器之间采用串行方式组织成为计算型存储器阵列，多个计算型存储器之间通过通信网络互相连接。

【技术特征摘要】
1、一种基于计算型存储器的加速装置，由加速器接口、计算型存储器、通信网络和译码芯片构成，其特征在于加速器接口与计算型存储器和译码芯片连接，计算型存储器由至少两个计算型存储器芯片构成，多个计算型存储器之间采用串行方式组织成为计算型存储器阵列，多个计算型存储器之间通过通信网络互相连接。2、如权利要求1所述的基于计算型存储器的加速装置，其特征在于 加速器接口、计算型存储器、通信网络和译码芯片各自的控制方法是加速器接口负责处理外部发送的各种命令和请求，并转换为相应 的计算型存储器的访存时序，传送给计算型存储器；计算型存储器负责数据和程序的存储，通过计算型存储器内部的 数据处理单元执行所存储的程序，实现对数据的处理，起到加速数据处 理系统各种应用的效果；通信网络实现各个计算型存储器之间的通信，在不同的计算型...

【专利技术属性】
技术研发人员：戴葵，王志英，龚锐，黄立波，郭建军，吴丹，邹雪城，石伟，邹望辉，
申请(专利权)人：戴葵，
类型：发明
国别省市：83[]