预下拉前级突波的移位缓存器制造技术

本发明专利技术公开了一种移位缓存器，其包含多个移位缓存单元，该等移位缓存单元以串联的方式耦接，每一移位缓存单元包含提升模块、提升驱动模块、预下拉模块、下拉模块以及下拉动模块。提升模块用来依据第一频率信号提供输出信号脉冲。提升驱动模块用来依据每一移位缓存单元的前一个移位缓存单元的驱动信号脉冲，导通该提升模块。预下拉模块耦接于每一移位缓存单元的前两个移位缓存单元的输出端和第一节点，用来于响应该每一移位缓存单元的前两个移位缓存单元的输出信号脉冲时，下拉第一节点的电位。下拉模块耦接于该第一节点，用来依据下拉驱动信号下拉该第一节点的电位。下拉驱动模块用来提供该下拉驱动信号。

【技术实现步骤摘要】

本专利技术涉及一种移位缓存器，尤其是指一种抑制前级产生的突波的移位缓 存器。
技术介绍
功能先进的显示器渐成为现今消费电子产品的重要特色，其中液晶显示器己经逐渐成为各种电子设备如移动电话、个人数字助理(PDA)、数字相机、 计算机屏幕或笔记型计算机屏幕所广泛应用具有高分辨率彩色屏幕的显示器。 请参阅图1，图1为现有技术的液晶显示器10的功能方块图。液晶显示 器10包含一液晶显示面板12、 一栅极驱动器(gate driver) 14以及源极驱动 器(source driver) 16。液晶显示面板12包含多个像素(pixel)，而每一个像 素包含三个分别代表红绿蓝(RGB)三原色的像素单元20构成。以一个1024 X 768分辨率的液晶显示面板12来说，共需要1024 X 768 X 3个像素单元20 组合而成。栅极驱动器14输出扫描信号使得每一列的晶体管22依序开启，同 时源极驱动器16则输出对应的数据信号至一整列的像素单元20使其充电到各 自所需的电压，以显示不同的灰阶。当同一列充电完毕后，栅极驱动器14便 将该列的扫描信号关闭，然后栅极驱动器14再输出扫描信号将下一列的晶体 管22打开，再由源极驱动器16对下一列的像素单元20进行充放电。如此依 序下去，直到液晶显示面板12的所有像素单元20都充电完成，再从第一列开 始充电。在目前的液晶显示面板设计中，栅极驱动器14等效上为移位缓存器 (shift register)，其目的即每隔一固定间隔输出扫描信号至液晶显示面板 12。以一个1024 X 768分辨率的液晶显示面板12以及60Hz的更新频率为例， 每一个画面的显示时间约为1/60=16.67ms。所以每一个扫描信号的脉波约为 16.67ms/768=21.7tis。而源极驱动器16则在这21. 7 y s的时间内，将像素单 元20充放电到所需的电压，以显示出相对应的灰阶。请参阅图2，图2为现有技术的移位缓存器输出的突波在多级传送后的示意图。对于采用非晶硅薄膜制程技术的栅极驱动器14而言，移位缓存器的 每一级移位缓存单元在高温时运作时，其输出OUT(n)会受到其前二级的移位 缓存单元输出0UT(n-2)的突波40影响，而这不必要的突波也会经由一级一级 移位缓存单元传递下去而越来越明显，最终导致与所需要的输出脉冲42相似 而发生错充的情形。这样一来，面板上的像素会在接受突波40的时候即行充 电，进而发生画面不正确的现象。
技术实现思路
有鉴于此，本专利技术的目的为提供一种可抑制前级产生的突波的移位缓存 器，以解决现有技术的问题。本专利技术的目的为提供一种移位缓存器，其包含多个移位缓存单元，该多个 移位缓存单元系以串联的方式耦接，每一移位缓存单元系用来依据一第一频率 信号、一第二频率信号以及该每一移位缓存单元的前一个移位缓存单元的一驱 动信号脉冲，在该每一移位缓存单元的一输出端输出一输出信号脉冲。每一移 位缓存单元包含一提升模块，耦接于一第一节点，用来依据该第一频率信号， 提供该输出信号脉冲； 一提升驱动模块，耦接于该第一节点，用来依据该每一 移位缓存单元的前一个移位缓存单元的该驱动信号脉冲，导通该提升模块；一 预下拉模块，其包含一第一端、 一第二端以及一第三端，该第一端耦接于该第 一节点，该第二端耦接于该每一移位缓存单元的前两个移位缓存单元的一输出 端，该第三端耦接一电源电压端以接收一电源电压，用来于响应该每一移位缓 存单元的前两个移位缓存单元的一输出信号脉冲时，将该第一节点的电位调整 至该电源电压； 一下拉模块，耦接于该第一节点，用来依据一下拉驱动信号下 拉该第一节点的电位至该电源电压；以及一下拉驱动模块，用来提供该下拉驱 动信号。依据本专利技术，该预下拉模块包含一第一晶体管，其漏极、栅极和源极分别 耦接于该第一端、该第二端以及该第三端。附图说明图1为现有技术的液晶显示器的功能方块图；图2为现有技术的移位缓存器输出的突波在多级传送后的示意图3为本专利技术的移位缓存器的移位缓存单元的方块图4A是第一实施例的移位缓存单元的电路图4B是第二实施例的移位缓存单元的电路图5为本专利技术的各信号以及节点的时序图6A是第三实施例的移位缓存单元的电路图6B是第四实施例的移位缓存单元的电路图7是第五实施例的移位缓存单元的电路图。其中，附图标记10 液晶显示器 14 栅极驱动器20、 112像素 40 突波100 (n)移位缓存单元 300 (n)移位缓存单元 T1-T18晶体管 CK 第一频率信号 104提升驱动模块 0UT(n) 输出端 108、 208、 308下拉模块 P、 Q、 K、 R节点12 液晶显示面板16源极驱动器22晶体管42 输出脉冲200 (n)移位缓存单元50移位缓存器102提升模块XCK第二频率信号106、 206、 306预下拉模块ST(n) 驱动信号端110、 210、 310下拉驱动模块具体实施例方式请参阅图3，图3为本专利技术的移位缓存器50的移位缓存单元100 (n)的方 块图。本实施例的移位缓存器可适用于液晶显示器的栅极驱动器。移位缓存器 50包含多个串接(cascade-connected)的移位缓存单元100 (n)。移位缓存单元 100(n)用来依据一第一频率信号CK、 一第二频率信号XCK以及每一移位缓存 单元100(n)的前一级移位缓存单元100(n-l)的一驱动信号脉冲输出每一移位 缓存单元100(n)的扫描信号。当第一级移位缓存单元100(1)自输入端ST(O) 接收到一起始脉冲的(start pulse)后，移位缓存单元100 (1)就会隔一标准频8率(clock cycle)输出产生输出信号脉冲ST(l),接下来，每一移位缓存单元 100 (n)依据第一频率信号CK、第二频率信号XCK以及每一移位缓存单元100 (n) 的前一级移位缓存单元100(n-l)于驱动信号端ST(n-l)输出的驱动信号脉冲， 以每隔一标准频率的方式输出该每一移位缓存单元lOO(n)于输出端OUT(n)输 出一输出信号，该输出信号即扫描信号脉冲，用来输出并开启对应的像素112 的晶体管。第一频率信号CK与第二频率信号XCK的相位相差180度。每一移位缓存单元100(n)包含一提升模块(pu11-up module) 102、 一提升 驱云力模块(pull-up driving circuit) 104、 一预下拉模块(pre-pull-down circuit) 106、 一下拉模块(pull-down module) 108以及一下拉驱动模块110。 提升模块102耦接于第一节点Q，用来依据第一频率信号CK，提供输出信号脉 冲0UT(n)。提升驱动模块104耦接于第一节点Q，用来依据每一移位缓存单元 lOO(n)的前一个移位缓存单元lOO(n-l)的驱动信号脉冲ST(n-l)导通提升模 块102。预下拉模块106的第一端耦接于第一节点Q、第二端耦接于每一移位 缓存单元100(n)的前两个移位缓存单元100 (n-2)的输出端0UT(n-2)、第三端 耦接电源电压端以接收电源电压Vss。预下拉模块106用来于响应每一移位缓 存单元100(n)的前两个移位缓存单元100(n-2)的一输出信号脉冲0U本文档来自技高网...

【技术保护点】
一种移位缓存器，其特征在于，包含：　多个移位缓存单元，该多个移位缓存单元以串联的方式耦接，每一移位缓存单元用来依据一第一频率信号、一第二频率信号以及该每一移位缓存单元的前一个移位缓存单元的一驱动信号脉冲，在该每一移位缓存单元的一输出端 输出一输出信号脉冲，每一移位缓存单元包含：　一提升模块，耦接于一第一节点，用来依据该第一频率信号，提供该输出信号脉冲；　一提升驱动模块，耦接于该第一节点，用来依据该每一移位缓存单元的前一个移位缓存单元的该驱动信号脉冲，导通该提升 模块；　一预下拉模块，其包含一第一端、一第二端以及一第三端，该第一端耦接于该第一节点，该第二端耦接于该每一移位缓存单元的前两个移位缓存单元的一输出端，该第三端耦接一电源电压端以接收一电源电压，用来于响应该每一移位缓存单元的前两个移位缓 存单元的一输出信号脉冲时，将该第一节点的电位调整至该电源电压；　一下拉模块，耦接于该第一节点，用来依据一下拉驱动信号下拉该第一节点的电位至该电源电压；以及　一下拉驱动模块，用来提供该下拉驱动信号。

【技术特征摘要】
1. 一种移位缓存器，其特征在于，包含多个移位缓存单元，该多个移位缓存单元以串联的方式耦接，每一移位缓存单元用来依据一第一频率信号、一第二频率信号以及该每一移位缓存单元的前一个移位缓存单元的一驱动信号脉冲，在该每一移位缓存单元的一输出端输出一输出信号脉冲，每一移位缓存单元包含一提升模块，耦接于一第一节点，用来依据该第一频率信号，提供该输出信号脉冲；一提升驱动模块，耦接于该第一节点，用来依据该每一移位缓存单元的前一个移位缓存单元的该驱动信号脉冲，导通该提升模块；一预下拉模块，其包含一第一端、一第二端以及一第三端，该第一端耦接于该第一节点，该第二端耦接于该每一移位缓存单元的前两个移位缓存单元的一输出端，该第三端耦接一电源电压端以接收一电源电压，用来于响应该每一移位缓存单元的前两个移位缓存单元的一输出信号脉冲时，将该第一节点的电位调整至该电源电压；一下拉模块，耦接于该第一节点，用来依据一下拉驱动信号下拉该第一节点的电位至该电源电压；以及一下拉驱动模块，用来提供该下拉驱动信号。2. 如权利要求1所述的移位缓存器，其特征在于，该预下拉模块包含一 第一晶体管，其漏极、栅极和源极分别耦接于该第一端、该第二端以及该第三一山怖。3. 如权利要求2所述的移位缓存器，其特征在于，该提升模块包含 一第二晶体管，其漏极耦接于该第一频率信号、其栅极耦接于该第一节点、其源极耦接于一驱动信号端；以及一第三晶体管，其漏极、栅极和源极分别耦接于该第一频率信号、该第一 节点以及该输出端。4. 如权利要求3所述的移位缓存器，其特征在于，该提升驱动模块包含一 第四晶体管，其漏极和栅极耦接于前一级移位缓存单元的一驱动信号端，其源 极耦接于该第一节点。5. 如权利要求4所述的移位缓存器，其特征在于，该下拉模块包含-一第五晶体管，其漏极、栅极以及源极分别耦接至该提升模块的该第』节 点、 一第二节点及输出端；一第六晶体管，其漏极、栅极和源极分别耦接至该输出端、该第二节点及该电源电压端；一第七晶体管，其漏极、栅极和源极分别耦接至该驱动信号端、该第二节 点以及该电源电压端；一第八晶体管，其漏极、栅极和源极分别耦接至该第二节点、该驱动信号 端及该电源电压端；一第九晶体管，其漏极、栅极和源极分别耦接至一第三节点、前一个移位 缓存单元的一驱动信号端及该电源电压端；一第十晶体管，其漏极、栅极和源极分别耦接至该第三节点、该驱动信号 端及该电源电压端；一第十一晶体管，其漏极和栅极耦接至第二频率信号，其源极耦接至该第 三节点；一第十二晶体管，其漏极、栅极和源极分别耦接至该第一节点、该第三节 点及该电源电压端；一第十三晶体管，其漏极、栅极和源极分别耦接至该驱动信号端、该第三 节点及该电源电压端；一第十四晶体管，其漏极、栅极和源极分别耦接至该输出端、该第二频率 信号及该电源电压端；一第十五晶体管，其漏极、栅极和源极分别耦接至该第一节点、下一个移 位缓存单元的一输出端及该电源电压端；以及一第十六晶体管，其漏极、栅极和源极分别耦接至该输出端、下一个移位 缓存单元的一输出端及该电源电压端；一第十九晶体管，其漏极、栅极和源极分别耦接至该第一节点、 一起始脉 冲及该电源电压端。6.如权利要求4所述的移位缓存器，其特征在于，该下拉模块包含一第五晶体管，其漏极、栅极以及源极分别耦接至该提升模块的该第一节 点、 一第二节点及该输出端；一第六晶体管，其漏极、栅极和源极...

【专利技术属性】
技术研发人员：蔡宗廷，赖明升，江明峰，刘柏源，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]