具有电容在晶体管上方的存储单元结构制造技术

本发明专利技术公开了一种存储单元结构。所述存储单元结构包含一硅基板，一晶体管，一位线，和一电容。所述硅基板具有一硅表面。所述晶体管耦接所述硅表面，其中所述晶体管包含一栅极结构、一第一导通区以及一第二导通区。所述位线电耦接所述晶体管的第一导通区以及位在所述硅表面下方。所述电容位在所述晶体管上方以及电耦接所述晶体管的第二导通区。因此，相较于现有技术所述存储单元结构具有更致密的结构，较小的面积，较低的漏电流，较高的电容值等优点。点。点。

【技术实现步骤摘要】
具有电容在晶体管上方的存储单元结构


[0001]本专利技术涉及一种具有电容在晶体管上方的存储单元结构，尤其涉及一种具有更致密的结构，较小的面积，较低的漏电流，较高的电容值等优点的存储单元结构。

技术介绍

[0002]在现有技术中，最重要的易失性存储器(volatile
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memory)集成电路之一是使用1T1C存储单元的动态随机存取存储器(Dynamic Random Access Memory,DRAM)。所述动态随机存取存储器不仅提供了最佳的性价比功能并作为计算和通信应用程序的主存储器和/或缓冲存储器，也可作为用以从硅片上的最小特征尺寸(从几微米到二十纳米(nm)左右)微缩制造工艺技术以维持摩尔定律的最佳驱动力。近来持续使用嵌入式静态随机存取存储器(Static Random Access Memory,SRAM)作为其微缩制造工艺驱动力的逻辑技术声称获得接近5纳米的制造工艺的最先进的技术节点。相较之下，所述动态随机存取存储器所声称的最佳技术节点仍在10至12纳米以上，其主要问题在于即使通过非常激进的设计规则也很难进一步微缩所述1T1C存储单元的结构，其中所述非常激进的设计规则是用于微缩所述1T1C存储单元内的存取晶体管(也就是1T)和立体(three
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dimensional,3D)存储电容(也就是1C)，且所述立体存储电容例如为在所述存取晶体管的一部分的上方和隔离区上方的堆叠电容，或为可能位于所述存取晶体管下方非常深的沟槽电容。
[0003]在此详细阐述尽管在技术、设计和设备上投入巨额的资金和研发的情况下微缩所述1T1C存储器单元所面临的众所周知的困难。以下列举一些众所周知困难的例子：(1)所述存取晶体管的结构遭受不可避免且更严重的的漏电流问题，从而降低了所述1T1C存储单元的存储功能(例如减少所述动态随机存取存储器刷新时间)；(2)布局字线，位线和存储电容的几何和表面形貌的复杂性以及所述字线、所述位线、所述存储电容和所述存取晶体管的栅极，源极和漏极之间的连接在微缩所述动态随机存取存储器时变得越来越糟；(3)所述沟槽电容遭受所述沟槽电容的深度与开口尺寸的长宽比过大的问题，且所述沟槽电容的制造工艺几乎停止在14纳米节点工艺；(4)所述堆叠电容遭受更糟的表面形貌，并且在所述存取晶体管的主动区域从20度扭转到50度以上后，几乎没有空间可作为所述存储电容的存储电极与所述存取晶体管的源极之间的接触空间。另外，用于所述位线与所述存取晶体管的漏极的接触的可允许空间越来越小，但却又必须艰难地维持自对准特征；(5)除非能够发现用于获得较高存储电容的电容值的高介电常数(high
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k)绝缘体材料，否则所述存取晶体管恶化的漏电流问题将要求增加所述堆叠电容器的电容值并保持持续增加堆叠电容器的高度以得到更大的电容面积；(6)因为在日益要求更高的密度/容量和性能的情况下，对所述动态随机存取存储器芯片更好的可靠性，质量和弹性的所有日益增长的要求都变得越来越难以满足等等。
[0004]然而现有技术并没有任何技术突破以解决上述问题，所以如何设计所述1T1C存储单元的新结构去解决上述问题已成为所述1T1C存储单元的设计者的一项重要课题。

技术实现思路

[0005]本专利技术公开了一种应用于动态随机存取存储器的新的存储单元结构，其中所述存储单元结构在存取晶体管(1T)上直接垂直集成存储电容(1C)。本专利技术利用具有设计良好的渐变掺杂浓度并与所述存取晶体管的栅极结构自对准的三维(three
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dimensional,3D)的源极电极的所述存储单元结构将漏电流大幅降低至毫微安(femto
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Ampere)等级，其中所述漏电流包含最困难的泄漏源例如栅极引起的漏极泄漏以及结泄漏(junction leakages)。因为所述漏电流显着地降低，所以可以将所述存储电容的电容值维持在合理的范围，也就是说所述存储电容的尺寸可以缩小，进而减少所述存储电容的的寄生电容。所述3D源极电极也通过自对准技术进行扩展以连接到所述存储电容的信号存储节点。因为所述存储电容另以自对准方式像住宅上的电塔一样地直接形成在所述存取晶体管上方，所以所述存储单元结构称为在所述存取晶体管上的电容塔，也称为ToT单元。另外，本专利技术也公开所述存储电容的新的对电极板，其中所述对电极板使用金属材料覆盖几乎向下到所述存取晶体管的主动区的表面以及向上到所述存储电容的顶部的高介电常数绝缘体，其中所述对电极板可作为用于所述存储电容的非常牢靠的(也就是极低的阻抗和噪声)恒定电压平面(通常偏置在Half
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VCC电平)。所述存储单元结构的硅表面下位线是用于减小所述存储单元结构的形貌并自对准以连接到所述存取晶体管的漏极，以及提供给所述字线的良好设计的正交结构也大大降低硅表面下位线和所述字线之间的耦合效应。另外，降低了与所述硅表面下位线相关的寄生电容和电阻电容(RC)时间常数可允许将更多位连接到所述硅表面下位线或扩大传感信号，其中所述传感信号是所述存储电容的电容值与所述位线的电容值的比值。垂直建构的所述对电极板可创造一个被金属材料很好覆盖的ToT单元的平坦表面使得电场在所述存储单元结构内更均匀地分布并具有更佳的散热效果。另外，所述字线的结构不同于现有技术的埋入式(buried)字线结构，其中所述字线的结构可以自对准所述存取晶体管的栅极结构。因为可通过所述自对准技术形成所述字线，所述硅表面下位线，所述源极，所述漏极，所述信号电极，所述对电极板，以及所有相关的连接，所以当制造工艺微缩时，所述ToT单元的尺寸更加可控，如此提供了扩展所述1T1C存储单元微缩至10纳米以下的解决方案。
[0006]本专利技术的一实施例公开一种存储单元结构。所述存储单元结构包含一硅基板，一晶体管，一位线，和一电容。所述硅基板具有一硅表面。所述晶体管耦接所述硅表面，其中所述晶体管包含一栅极结构、一第一导通区以及一第二导通区。所述位线电耦接所述晶体管的第一导通区以及位在所述硅表面下方。所述电容位在所述晶体管上方以及电耦接所述晶体管的第二导通区。
[0007]在本专利技术的另一实施例中，所述电容至少包围所述晶体管的顶部和一侧壁。
[0008]在本专利技术的另一实施例中，所述位线通过一桥接触电耦接所述晶体管的第一导通区，所述桥接触位在所述硅表面下方，所述桥接触的第一侧壁与所述位线的边缘对齐，以及所述桥接触包含一上半部和一下半部，其中所述桥接触的上半部毗邻所述硅基板，以及所述桥接触下半部通过一第一隔离层与所述硅基板隔离。
[0009]在本专利技术的另一实施例中，所述存储单元结构另包含一字线，其中所述字线延伸至所述晶体管外以及耦接所述晶体管的栅极结构，所述字线包含一上半部，所述字线的上半部位于所述硅表面上，以及所述字线的上半部的一侧壁与所述栅极结构的一侧壁对齐。
[0010]在本专利技术的另一实施例中，所述晶体管另包含一介电层，且所述介电层围绕所述字线和所述栅极结构。
[0011]在本专利技术的另一实施例中，所述栅极结构的至少一部分从本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储单元结构，其特征在于包含：一硅基板，具有一硅表面；一晶体管，耦接所述硅表面，其中所述晶体管包含一栅极结构、一第一导通区以及一第二导通区；一位线，电耦接所述晶体管的第一导通区以及位在所述硅表面下方；及一电容，位在所述晶体管上方以及电耦接所述晶体管的第二导通区。2.如权利要求1所述的存储单元结构，其特征在于所述电容至少包围所述晶体管的顶部和一侧壁。3.如权利要求1所述的存储单元结构，其特征在于所述位线通过一桥接触电耦接所述晶体管的第一导通区，所述桥接触位在所述硅表面下方，所述桥接触的第一侧壁与所述位线的边缘对齐，以及所述桥接触包含一上半部和一下半部，其中所述桥接触的上半部毗邻所述硅基板，以及所述桥接触下半部通过一第一隔离层与所述硅基板隔离。4.如权利要求1所述的存储单元结构，其特征在于另包含：一字线，延伸至所述晶体管外以及耦接所述晶体管的栅极结构，其中所述字线包含一上半部，所述字线的上半部位于所述硅表面上，以及所述字线的上半部的一侧壁与所述栅极结构的一侧壁对齐。5.如权利要求4所述的存储单元结构，其特征在于所述晶体管另包含一介电层，且所述介电层围绕所述字线和所述栅极结构。6.如权利要求5所述的存储单元结构，其特征在于所述栅极结构的至少一部分从所述硅表面向下延伸。7.如权利要求1所述的存储单元结构，另包含：一第一间隔层，覆盖所述栅极结构的第一侧壁且位在所述硅表面上方；及一第二间隔层，覆盖所述栅极结构的第二侧壁且位在所述硅表面上方；其中所述晶体管的第一导通区从所述硅表面向上延伸以及毗邻所述第一间隔层，以及所述晶体管的第二导通区从所述硅表面向上延伸以及毗邻所述第二间隔层。8.一种存储单元结构，其特征在于包含：一硅基板，具有一硅表面；一晶体管，耦接所述硅表面，其中所述晶体管包含一栅极结构、一第一导通区以及一第二导通区；一位线，电耦接所述晶体管的第一导通区；及一电容，电耦接所述晶体管的第二导通区以及围绕所述晶体管。9.如权利要求8所述的存储单元结构，其特征在于所述电容包含一第一部和一第二部，所述电容的第一部垂直堆迭在所述晶体管的顶部上方，以及所述电容的第二部毗邻所述晶体管的一侧壁。10.如权利要求8所述的存储单元结构，其特征在于所述位线位在所述硅表面下方以及通过一桥接触电耦接所述晶体管的第一导通区。11.如权利要求10所述的存储单元结构，其特征在于所述桥接触位在所述硅表面下方以及所述桥接触的第一侧壁与所述位线的边缘对齐。
12.如权利要求11所述的存储单元结构，其特征在于所述桥接触包含一上半部和一下半部，所述桥接触的上半部毗邻所述硅基板，以及所述桥接触下半部通过一第一隔离层与所述硅基板隔离。13.如权利要求12所述的存储单元结构，其特征在于所述第一隔离层至少覆盖所述桥接触的下半部的一第一侧壁、一第二侧壁和一底部。14.如权利要求12所述的存储单元结构，其特征在于所述桥接触的上半部包含一金属区和一掺杂半导体区，所述掺杂半导体区围绕所述金属区，以及所述掺杂半导体区毗邻所述硅基板。15.如权利要求10所述的存储单元结构，其特征在于所述桥接触位在所述硅表面下方以及一第一介电帽覆盖所述桥接触的顶部表面。16.如权利要求15所述的存储单元结构，其特征在于所述晶体管另包含一第一间隔层和一第二间隔层，所述第一间隔层...

【专利技术属性】
技术研发人员：卢超群，
申请(专利权)人：钰创科技股份有限公司，
类型：发明
国别省市：