锁相环电路及数字时间转换器误差消除方法技术

本发明专利技术提供了一种锁相环(PLL)电路。锁相环(PLL)电路包括第一DTC，第一选择电路和第二选择电路。第一选择电路耦接第一DTC，第一选择电路接收参考信号和反馈信号，并根据选择信号将参考信号或反馈信号发送给第一DTC。第一DTC接收第一延迟控制信号，以抖动接收到的参考信号或反馈信号。第二选择电路耦接到第一DTC和第一选择电路，第二选择电路根据选择信号确定输出参考信号或输出反馈信号的路径。相应地，本发明专利技术还提供了一种数字时间转换器(DTC)误差消除方法，能够在锁相环(PLL)电路中减少DTC误差。差。差。

【技术实现步骤摘要】
锁相环电路及数字时间转换器误差消除方法


[0001]本专利技术通常涉及数字时间转换器(digital
‑
to
‑
time convertor，DTC)技术，以及更具体地，涉及DTC误差消除(error cancellation)技术，在该技术中，参考信号和反馈信号能够被交替地(alternately)发送至数字时间转换器(DTC)。

技术介绍

[0002]数字时间转换器(DTC)常应用于锁相环(Phase
‑
Locked Loop，PLL)电路，例如，全数字锁相环(all
‑
digital phase
‑
locked loop，ADPLL)。数字时间转换器(DTC)能够被用来根据其输入处的延迟控制信号延迟输入信号(例如，参考信号)的边沿(edges)。但是，由于压力(pressure)，温度或电压的变化，可能会产生DTC误差项。DTC误差会导致锁相环(PLL)电路中的失配和低频噪声。

技术实现思路

[0003]有鉴于此，本专利技术的目的之一在于提供一种功率配置方法及用户设备，以解决上述问题。本专利技术提供了一种锁相环(PLL)电路和数字时间转换器(DTC)误差消除方法，以克服上述问题。
[0004]本专利技术的实施例提供了一种锁相环(PLL)电路。该锁相环(PLL)电路包括第一DTC，第一选择电路和第二选择电路。第一选择电路接收参考信号和反馈信号，并根据选择信号将该参考信号或该反馈信号发送给第一DTC。第一DTC接收第一延迟控制信号以抖动(dither)接收到的参考信号或反馈信号。第一选择电路耦接到第一DTC。第二选择电路耦接到第一DTC和第一选择电路。第二选择电路根据选择信号确定输出参考信号或输出反馈信号的耦接路径。
[0005]在本专利技术的一些实施例中，第一选择电路包括第一多工器和第二多工器，以及，第二选择电路包括第三多工器和第四多工器。
[0006]在本专利技术的一些实施例中，第一选择电路包括第一开关和第二开关，以及，第二选择电路包括第三开关和第四开关。
[0007]在本专利技术的一些实施例中，在第一周期中，选择信号是第一值，以及，第一选择电路将参考信号发送至第一DTC，而将反馈信号发送至第二选择电路。在第二周期中，选择信号是第二值，以及，第一选择电路将反馈信号发送至第一DTC，而将参考信号发送至第二选择电路。在第一周期中，第二选择电路基于来自第一DTC的第一输入来输出该输出参考信号，并且基于来自第一选择电路的第二输入来输出该输出反馈信号，以及在第二周期中，第二选择电路基于来自第一DTC的第一输入来输出该输出反馈信号，并且基于来自第一选择电路的第二输入来输出该输出参考信号。
[0008]在本专利技术的一些实施例中，锁相环(PLL)电路还包括第二DTC。第二DTC耦接到第一选择电路和第二选择电路。第二DTC接收第二延迟控制信号以抖动接收到的参考信号或反馈信号。根据选择信号，第一选择电路将参考信号或反馈信号发送至第二DTC。根据该选择
信号，第二选择电路确定出基于来自第一DTC的第一输入来输出该输出参考信号并基于来自第二DTC的第二输入来输出该输出反馈信号；或者，基于来自第一DTC的第一输入来输出该输出反馈信号并基于来自第二DTC的第二输入来输出该输出参考信号。
[0009]在本专利技术的一些实施例中，第二选择电路将输出参考信号和输出反馈信号发送至相频检测器(PFD)或时间数字转换器(TDC)。
[0010]在本专利技术的一些实施例中，相频检测器(PFD)位于第一TDC和第二选择电路之间。
[0011]在本专利技术的一些实施例中，相频检测器(PFD)耦接到第一选择电路，以及，相频检测器(PFD)被配置在第一选择电路的前面。
[0012]本专利技术的实施例提供了一种数字时间转换器(DTC)误差消除方法。该DTC误差消除方法可应用于锁相环(PLL)电路。该DTC误差消除方法包括以下步骤：锁相环(PLL)电路的第一选择电路接收参考信号和反馈信号；该第一选择电路根据选择信号发送该参考信号或该反馈信号至锁相环(PLL)电路的第一DTC；第一DTC根据第一延迟控制信号抖动接收到的参考信号或反馈信号；锁相环(PLL)电路的第二选择电路根据选择信号确定输出参考信号或输出反馈信号的路径(耦接路径)。
[0013]通过交替地交换(alternately swapping)参考信号和反馈信号的路径(例如，在参考信号和反馈信号上交替地施加DTC抖动)，本专利技术可以消除/移除(remove)或减少(reduce)DTC非理想误差或带内抖动噪声而无需数字校准。更具体地说，存在于参考信号路径(即参考信号的传输路径)上的噪声相位(noise phase)可以被复制或备份至反馈信号路径(即反馈信号的传输路径)，然后在PLL的下一级中相互抵消(例如，通过PLL的TDC或LPF)。第一延迟控制信号和第二延迟控制信号被提出，以在两个连续的周期中保持相同的设置(例如，相同的DTC码，该DTC码被用来表示延迟控制信号的值)，从而确保将相同的误差/噪声施加到参考信号路径和反馈信号路径。
[0014]通过阅读以下对锁相环(PLL)电路和DTC误差消除方法的特定实施例的描述，本专利技术的其它方面和特征对于本领域普通技术人员将变得显而易见。本
技术实现思路
并不意图限定本专利技术，以及，本专利技术由权利要求书进行限定。
[0015]本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本专利技术的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。
附图说明
[0016]通过阅读后续的详细描述以及参考附图所给的示例，可以更全面地理解本专利技术，其中：
[0017]图1是根据本专利技术实施例的锁相环(PLL)电路100的方框示意图。
[0018]图2是根据本专利技术实施例的锁相环(PLL)电路100的示意图。
[0019]图3是根据本专利技术实施例的锁相环(PLL)电路100的时序示意图。
[0020]图4A是根据本专利技术实施例的参考信号CK
IN_REF
和参考信号CK
IN_REF
的等效路径的示意图；
[0021]图4B是根据本专利技术另一实施例的参考信号CK
IN_REF
和参考信号CK
IN_REF
的等效路径的示意图。
[0022]图5是根据本专利技术另一实施例的锁相环(PLL)电路100的示意图。
[0023]图6是根据本专利技术另一实施例的锁相环(PLL)电路100的示意图。
[0024]图7是根据本专利技术另一实施例的锁相环(PLL)电路100的示意图。
[0025]图8是根据本专利技术实施例示出的DTC误差(error)消除方法的流程示意图。
[0026]在下面的详细描述中，为了说明的目的，阐述了许多具体细节，以便本领域技术人员能够更透彻地理解本专利技术实施例。然而，显而易见的是，可以在没有这些具本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种锁相环PLL电路，其特征在于，该PLL电路包括第一选择电路、第一数字时间转换器DTC和第二选择电路；其中，该第一选择电路用于接收参考信号和反馈信号，以及，用于根据选择信号将该参考信号和该反馈信号之一者发送至该第一DTC；该第一DTC耦接该第一选择电路，用于接收该参考信号或该反馈信号，并根据第一延迟控制信号抖动接收到的该参考信号或该反馈信号；以及，该第二选择电路耦接该第一DTC和该第一选择电路，用于根据该选择信号确定输出参考信号和输出反馈信号的耦接路径。2.如权利要求1所述的PLL电路，其特征在于，该第一选择电路包括第一多工器和第二多工器，且该第二选择电路包括第三多工器和第四多工器；或者，该第一选择电路包括第一开关和第二开关，且该第二选择电路包括第三开关和第四开关。3.如权利要求1所述的PLL电路，其特征在于，在第一周期中，该选择信号为第一值，该第一选择电路将该参考信号发送至该第一DTC，而在第二周期中，该选择信号为第二值，该第一选择电路将该反馈信号发送至该第一DTC。4.如权利要求3所述的PLL电路，其特征在于，在该第一周期中，该第二选择电路基于其来自该第一DTC的第一输入来输出该输出参考信号，并基于其来自该第一选择电路的第二输入来输出该输出反馈信号；在该第二周期中，该第二选择电路基于其来自该第一DTC的第一输入来输出该输出反馈信号，并基于其来自该第一选择电路的第二输入来输出该输出参考信号。5.如权利要求3所述的PLL电路，其特征在于，该第一延迟控制信号在该第一周期和该第二周期的期间具有相同的设置。6.如权利要求1所述的PLL电路，其特征在于，该PLL电路还包括第二DTC，该第二DTC耦接该第一选择电路和该第二选择电路；其中，该第一选择电路还用于根据该选择信号将该参考信号和该反馈信号之另一者发送至该第二DTC，以及，该第二DTC用于根据第二延迟控制信号抖动接收到的该参考信号或该反馈信号；其中，该第二选择电路根据该选择信号确定是基于其来自该第一DTC的第一输入来输出该输出参考信号且基于其来自该第二DTC的第二输入来输出该输出反馈信号，还是基于其来自该第一DTC的第一输入来输出该输出反馈信号且基于其来自该第二DTC的第二输入来输出该输出参考信号。7.如权利要求6所述的PLL电路，其特征在于，该第二延迟控制信号在该第一周期和该第二周期的期间具有相同的设置。8.如权利要求1所述的PLL电路，其特征在于，该第二选择电路将该输出参考信号和该输出反馈信号发送至相频检测器PFD或时间数字转换器TDC。9.如权利要求8所述的PLL电路，其特征在于，该PFD被配置在该第一TDC和该第二选择电路之间，或者，被配置在该第一选择电路的前面。10.一种数字时间转换器DTC误差消除方法，其应用于锁相环PLL电路，该方法包括：
...

【专利技术属性】
技术研发人员：邱威豪，林昂生，阙资展，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：