半导体存储装置制造方法及图纸

在具有闪速存储功能的ＶＲＡＭ中，不增加单元阵列内电路数仅增加较简单的、抗噪声性能良好的电位转换电路，使在电源电位低时也可在短时间内对位线进行充分可靠的预充电。其特征是：通过位线传输门对Ｑ１、Ｑ２把存储器单元阵列的位线对分割为第１位线对和第２位线对，对应于第２位线对的各位线连接用于闪速存储的第１和第２ＭＯＳ晶体管的各端，通过电位转换电路１６将其各另一端的电位设定在位线预充电电位ＶＢＬ或预定的基准电位ＶＳＳ。（*该技术在2015年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体存储装置，特别是涉及例如像用于图像数据存储的VRAM(VIDEO Random Access Memory即“视频信号随机存取存储器”)等那样具有闪速存储(flash light)(成批写入)功能的半导体存储器。图4示出构成以往的VRAM的核心部分的存储器单元阵列的一部分(为了说明的简单化起见只示出2列)。在图4中，MC是动态型存储器单元，WL是字线，在图4中分别代表性地示出两个MC和一条WL。互补的位线对(BLi，/BLi)分别通过位线传输门对(Q1，Q2)和用于列选择的传输门对(CS，CS)连接到多个数据线对(DQRi，/DQRi)之中的一对。在上述存储器单元MC与位线传输门对(Q1，Q2)之间的位线对(第一位线对)处连接位线预充电·均衡化电路10和用于位线电位恢复的P沟读出放大器11。此外，在上述位线传输门对(Q1，Q2)与用于列选择的传输门对(CS，CS)之间的位线对(第2位线对)处连接用于位线对间的电位读出的N沟读出放大器12和用于闪速存储的第1NMOS晶体管Q7、第2NMOS晶体管Q8的各一端。把上述第1NMOS晶体管Q7、第2NMOS晶体管Q8的各自的另一端合并起来，连接到接地电位(VSS)节点。再者，VPL是电容器板电位，VBL是位线预充电电位，EQL是均衡信号，SAP是用于P沟读出放大器的读出启动信号，/SAN是用于N沟读出放大器的读出启动信号，T是位线传输门控制信号，FWGO是第1闪速存储信号，FWG1是第2闪速存储信号，CSL是列选择信号。为了说明图4的电路的动作情况的一个实例，图5中示出主要信号随时间变化的一个实例。下面，参照图5，简单地说明图4的电路的动作情况的一个实例。首先，/RAS(行地址选通脉冲)信号在“H”电平(非激活状态)时，均衡信号EQL变成“H”电平(激活状态)，均衡化电路10成为接通状态。因此，P沟读出放大器一侧的第1位线对通过均衡化电路10被预充电·均衡化至位线电位VBL，N沟读出放大器一侧的第2位线对通过位线传输门对(Q1，Q2)被预充电至位线电位VBL。接着，/RAS信号变成“L”电平(激活状态)，一旦取入行地址，则首先，EQL信号变成“L”电平(非激活状态)，均衡电路10成为关闭状态。因此，位线从电源电位VCC、接地电位VSS、位线电位VBI处脱离。而且，如选择对应于所取入的行地址的字线，则把被选择行的存储器单元的数据在位线上读出，进而，读出放大器12动作，把位线对间的电位差放大，读出放大器11动作，位线对的电位就确定下来。其次，如/RAS信号再次变成“H”电平的话，EQL信号恢复到“H”电平，均衡化电路10成为导通状态。因此，第1位线对通过均衡化电路10再次被预充电·均衡化至位线电位VBL，第2位线对通过位线传输门对(Q1，Q2)再次被预充电至VBL。在上述的动作中，要在读出放大器12开始动作之前对位线进行充分的均衡化，要通过位线传输门对(Q1，Q2)对第2位线对进行充分的预充电使之达到位线电位VBL。与此相关，在电源电位高的范围内(例如5V)，用于位线传输门的晶体管(Q1，Q2)的能力较强，其阈值电压Vth对于电源电位VCC来说比较小，因此可在短时间内对第2位线对进行充分的预充电使之达到位线电位VBL。然而，在电源电位低的范围内，用于位线传输门的晶体管(Q1，Q2)的能力较差，其阈值电压Vth对于电源电位VCC来说不能忽略不计，故在短时间内对第2位线对进行充分的预充电使之达到位线电位VBL是困难的。这样一来，如不对第2位线对进行充分的预充电，下一个周期内的读出动作的安全系数就会大幅度下降，故存在把来自存储器单元的读出数据读错的危险。作为解决上述问题的对策而考虑的第一种方法是不插入用于位线传输门的晶体管(Q1，Q2)，这样一来就没有该晶体管的阈值电压Vth这样大小的电位降，因此可对第2位线对进行充分的预充电。然而，如以上所述去掉用于位线传输门的晶体管(Q1，Q2)的话，在读出放大器12的初期读出动作时的视在位线电容变大，使高速和可靠的读出动作变得困难。此外，作为解决上述问题的对策而考虑的第二种方法是把用于位线传输门的晶体管(Q1，Q2)的栅极电位只在预定期间(例如在/RAS信号是“H”电平的期间)内提高到VCC＋Vth以上，由此使上述晶体管(Q1，Q2)在三极管范围内进行工作，这样就弥补了上述晶体管的阈值电压Vth这样大小的电位降，故可对第2位线对进行充分的预充电。然而，为了使存储器芯片内所有应激活的位线传输门的晶体管(Q1，Q2)的栅极电位在短时间内提高到大于VCC＋Vth，就要采用使用大容量、大面积电容的升压电路。再者，在通常情况下，VRAM以非同步方式进行工作，由于在串行存取存贮器(SAM)端口侧的动作，特别是在输出数据时产生的电源噪声使上述升压电路产生误动作的危险非常大。如以上所述，以往的半导体存储装置存在以下问题在电源电位较低的范围内在短时间内对位线进行充分的预充电是困难的；读出动作的安全系数大幅度下降；以及读出错误的数据。本专利技术是为了要解决上述的问题而进行的专利技术，其目的是提供以下的一种半导体存贮装置在不增加存贮器单元阵列内的电路的情况下，通过仅简单地附加一个抗噪声性能良好的电位转换电路，就能够在电源电位较低的范围内可以在短时间内对位线进行充分的预充电，可以正确地读出并输出来自存贮器单元的读出数据。本专利技术的特征是在具有闪速存储功能的半导体存贮装置内具备以下组成部分将动态型存储器单元以行列状配置的存储器单元阵列；连接到同一行存储器单元的字线；分别连接到同一列存储器单元的互补的位线对；连接到上述位线对一端的用于列选择的传输门对；连接到上述用于列选择传输门对的数据线对；以串联方式分别插入到上述位线对的各位线的、把上述位线对分割为上述存储器单元一侧的第1位线对和上述列选择传输门一侧的第2位线对的第1导电型的位线传输门对；连接到上述第1位线对的、在预充电·均衡化期间被控制为导通状态的位线预充电·均衡化电路；让连接到上述第1位线对的第2导电型的两个MOS晶体管进行交叉耦合、被驱动预定期间的、用于位线电位恢复的第1读出放大器；让连接到第2位线对的第1导电型的两个MOS晶体管进行交叉耦合的、被驱动预定期间的、用于位线对间电位差读出的第2读出放大器；其各一端与上述第2位线对的各个位线对应连接的用于闪速存储的第1MOS晶体管和第2MOS晶体管；将上述第1MOS晶体管和第2MOS晶体管在上述预充电·均衡化期间按照非闪速存储模式时和闪速存储模式时的写入数据进行转换控制的闪速存储控制电路；以及把其输出节点连接到上述第1MOS晶体管和第2MOS晶体管的各另一端的、可把上述输出节点的电位设定在用于位线初期电位设定的位线预充电电位或预定的基准电位的电位转换电路。由于具有上述电位转换电路，可让用于闪速存储的晶体管不仅进行本来的闪速存储动作，而且进行位线均衡化的动作。在这种情况下，可使该电位转换电路具有比较简单的构成，而且在抗噪声方面具有良好的特性。通过仅附加一个上述的电位转换电路，在不增加存储器单元阵列内的电路的情况下，即使在电源电位较低的范围内也可在短时间内对位线进行充分的和可靠的预充电，可正确地读出来自存储器单元的读出数据并输出本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征是具备下述组成部分：把动态型存储器单元（ＭＣ）配置成行列状的存储器单元阵列；连接到同一行存储器单元的字线（ＷＬ）；分别连接到同一列存储器单元的互补的位线对（ＢＬ０，／ＢＬ０）（ＢＬ１，／ＢＬ１）；连 接到上述位线对一端的用于列选择的传输门对（ＣＳ，ＣＳ）。连接到上述用于列选择的传输门对的数据线对（ＤＱＲ０，／ＤＱＲ０）（ＤＱＲ１，／ＤＱＲ１）…（（ＤＱＲｉ，／ＤＱＲｉ）；分别以串联方式插入到上述位线对的各位线的、把上述位线对分割 为上述存储器单元一侧的第１位线对和上述用于列选择的传输门对一侧的第２位线对的第１导电型位线传输门对（Ｑ１，Ｑ２）；连接到上述第１位线对的、在预充电.均衡化期间被控制为导通状态的位线预充电.均衡化电路（１０）；连接到上述位线对的、被驱 动预定期间内的位线电位读出放大器（１１，１２）；对应于上述第２位线对的各位线连接其各一端的、用于闪速存储的第１ＭＯＳ晶体管（Ｑ７）和第２ＭＯＳ晶体管（Ｑ８）；在上述预充电.均衡化期间内根据在非闪速存储模式时和闪速存储模式时写入的数据 对上述第１ＭＯＳ晶体管和第２ＭＯＳ晶体管进行转换控制的闪速存储控制电路（１５）；把其输出节点连接到上述第１ＭＯＳ晶体管和第２ＭＯＳ晶体管的各另一端的、可把上述输出节点的电位设定在用于位线初期电位设定的位线预充电电位或预定的基准电位的电位 转换电路（１６）；。...

【技术特征摘要】
【国外来华专利技术】JP 1994-11-15 280418/941.一种半导体存储装置，其特征是具备下述组成部分把动态型存储器单元(MC)配置成行列状的存储器单元阵列；连接到同一行存储器单元的字线(WL)；分别连接到同一列存储器单元的互补的位线对(BL0，/BL0)(BL1，/BL1)；连接到上述位线对一端的用于列选择的传输门对(CS，CS)。连接到上述用于列选择的传输门对的数据线对(DQR0，/DQR0)(DQR1，/DQR1)…(DQRi，/DQRi)；分别以串联方式插入到上述位线对的各位线的、把上述位线对分割为上述存储器单元一侧的第1位线对和上述用于列选择的传输门对一侧的第2位线对的第1导电型位线传输门对(Q1，Q2)；连接到上述第1位线对的、在预充电·均衡化期间被控制为导通状态的位线预充电·均衡化电路(10)；连接到上述位线对的、被驱动预定期间内的位线电位读出放大器(11，12)；对应于上述第2位线对的各位线连接其各一端的、用于闪速存储的第1MOS晶体管(Q7)和第2MOS晶体管(Q8)；在上述预充电·均衡化期间内根据在非闪速存储模式时和闪速存储模式时写入的数据对上述第1MOS晶体管和第2MOS晶体管进行转换控制的闪速存储控制电路(15)；把其输出节点连接到上述第1MOS晶体管和第2MOS晶体管的各另...

【专利技术属性】
技术研发人员：甲斐保行，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]