减小漏电流的半导体存储器制造技术

在数据保持方式下，存储单元阵列（１００）中基片区的电位被固定在与正常方式下的相同的电平，并且使加到外围电路的基片区的偏压的绝对值大于正常工作方式下的对应值。当工作方式改变时，存储单元晶体管基片电位不变，因此存储单元的存储节点上的电位不变，从而可靠地保持存储数据。外围电路中ＭＯＳ晶体管的阈电压的绝对值加大，并且子阈值电流减小。在半导体存储器的数据保持方式下，在不对存储数据产生有害影响的情况下减小了电流消耗。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储器，更具体地说，涉及可以工作在数据保持方式的半导体存储器的基片偏压产生电路的结构。DRAMs(动态随机存取存储器)已经广泛地用于诸如笔记本式个人计算机和便携式装置(诸如寻呼机-便携式数字电话机的便携式信息终端)的PDAs(个人数字辅助装置)中。由于这些便携式装置用电池工作，所以，特别需要低功率消耗的器件。在各种各样的用来减小功率消耗的措施中，降低工作电源电压是最有效的，这是因为功率消耗正比于工作电源电压的平方。出于这种观点，目前，在某些情况下要求使用2伏的电源电压。按照降低电源电压的要求，遵循相似法则把MOS晶体管(绝缘栅场效应晶体管)按比例缩小、以便保持工作特性。但是，正如下面将要说明的，由于子阈值电流增加的缘故，与降低电源电压一致地降低阈值电压通常是困难的。图33示出n沟道MOS晶体管的栅压和漏极电流之间的关系。横坐标给出漏极电流Ids，而纵坐标给出栅压(即，参考源极电压的栅压)Vgs。MOS晶体管的阈电压定义为一定数量的漏极电流流动时的栅压。在具有例如10微米的栅极宽度的MOS晶体管中，把1微安漏极电流流动时的栅极电压Vgs称为阈电压Vth。在MOS晶体管中，当栅压Vgs降低到或者低于所述阈电压时，漏极电流Ids按指数率下降(由于图33具有对数标度，所以，图中的曲线线性下降)，但是，甚至当栅压Vgs下降到0伏时，漏极电流Ids也不下降到0值。当MOS晶体管的阈电压从Vth1下降到Vth2时，MOS晶体管的特征曲线从曲线I变化到曲线II。相应地，栅压Vgs为0伏时流动的电流(即，子阈值电流)从I1增加到I2。单纯降低阈电压导致所述子阈值电流的增加，因此增加了电流消耗。可以通过转换图33中栅压Vgs的符号来推导出p沟道MOS晶体管的特性，同时出现类似的问题。根据利用16兆DRAM的实验，已经发现以下问题。在电源电压为2伏的情况下，当n沟道和p沟道MOS晶体管的阈电压的绝对值都降低到大约0.4伏时，备用期间(芯片的不激活状态期间)消耗的电源电流增加到大约500微安。在实际操作中，所述DRAM被保持在备用状态，在该状态期间，所述DRAM被设定到自刷新方式、即、数据保持方式，并且在内部进行刷新操作。在这种数据保持方式操作中，除了备用期间消耗的备用电流之外，在刷新期间还需要消耗大约50微安刷新电流。鉴于自刷新操作所需要的刷新电流，处在数据保持方式的便携式装置一般需要消耗大约100微安或者小一些的备用电流。例如，公开让公众审查的日本专利第6-28847(1994)已经公开了一种用来抑制备用状态下(备用周期)的亚阈电流的结构。图34示意地示出传统的半导体存储器的总体结构。在图34中，半导体存储器PSR包括内部电路LC，它包含存储器阵列和外围电路系统；偏压产生电路VBG，它把偏压VBB和VWB输送到为形成内部电路LC而提供的并且包含阱和基片的基片区；数据保持方式检测电路DRD，它检测根据外加的数据保持方式指定信号ZRF和电源电压而对数据保持方式的指定；以及偏压控制电路VBC，它与来自数据保持方式检测电路DRD的保持方式检测信号DRM的激活一致地增加由偏压产生电路VBG产生的偏压VBB和VWB的绝对值。内部电路LC包括在p型基片上形成的n沟道MOS晶体管和在n型基片上形成的p沟道MOS晶体管。数据保持方式检测电路DRD确定当保持方式指定信号ZRF在预定的时间周期被保持在L电平时、或者当电源电压被设定到或低于预定的电压电平时指定所述数据保持方式。偏压产生电路VBG把负偏压VBB加到p型基片区，而把正偏压VWB加到n型基片区。下面将参考图35的波形图描述图34中所述的半导体器件的操作。在正常方式(正常操作方式)下，电源电压保持在例如5伏的电压电平。在这种状态下，保持方式指定信号ZRF处在H电平的不激活状态，而来自数据保持方式检测电路DRD的保持方式检测信号DRM处在L电平的不激活状态。在这种状态下，由偏压产生电路VBG提供的基片偏压VBB保持在-3×Vthn的电压电平，而基片偏压VWB保持在电源电压VCC的电平。Vthn代表n沟道MOS晶体管的阈电压。在时间T0，指定数据保持方式，并且电源电压VCC被降低到3伏的电平。通过以下方法检测这种数据保持方式数据保持方式检测电路DRD检测到保持方式指定信号ZRF在预定的时间周期内被设定在L电平，或者检测到电源电压的电平降低了。当进入数据保持方式时，在时间t0，来自数据保持方式检测电路DRD的保持方式检测信号DRM被激活而达到H电平，并且来自偏压控制电路VBC的偏压控制信号VCL。偏压产生电路VBG与偏压控制信号VCL一致地把偏压VBB降低到-4Vthn，而把偏压VWB的电平提高到VCC+|Vthp|，其中，Vthp代表p沟道MOS晶体管的阈电压。偏压VBB和VWB分别提供n沟道和p沟道MOS晶体管的反向栅电位。在MOS晶体管中，当反向栅电位的绝对值增加时，其阈电压的绝对值也增加。通过增加偏压VBB和VWB的绝对值并由此加大这些晶体管的阈电压的绝对值来减小p沟道和n沟道MOS晶体管的亚阈电流。在时间t1，从数据保持方式返回而进入正常方式，使得电源电压回到5伏的电压电平，并且数据保持方式检测信号DRM被设定到L电平的不激活状态。从而，偏压VBB再次上升到3Vthn的电压电平，而偏压VWB返回到电源电压VCC的电压电平。在正常方式中，减小偏压VBB和VWB的绝对值，以便减小MOS晶体管的阈电压的绝对值，从而有可能获得所述半导体器件在正常方式下所需要的工作特性。在上述公开让公众审查的日本专利第6-28847中，在数据保持方式下，为了减小亚阈电流，增加了偏压的绝对值从而加大了MOS晶体管的阈电压的绝对值。该先有技术参考文献涉及在工作温度上升时亚阈电流的有害的上升，但是，未涉及在用例如2伏的低的电源电压工作的半导体存储器中、为获得高速操作能力而降低MOS晶体管的阈电压。此外，由于在数据保持方式下加到形成内部电路LC的整个基片区的偏压VBB和VWB变化，所以，图34中所示的结构受到动态半导体存储器所特有的问题的损害。图36是图34中所示的内部电路的部分截面图。在图36中，在p型半导体基片900上形成外围电路系统和存储器阵列。在形成于半导体基片900表面的N型阱901和P型阱906处形成所述外围电路系统。在P型阱920上形成存储器阵列，所述P型阱920形成于P型半导体基片900的表面、并且与P型阱906隔开。这种结构一般称为双阱结构。N型阱901经由重掺杂N型杂质区(N+区)902接受偏压VWB。在N型阱901的表面形成重掺杂P型杂质区(P+区)903和904，并且还在那里、在P+区903和904之间的沟道区上形成栅极905，在栅极和所述沟道区之间有栅极绝缘薄膜(未示出)。P+杂质区903和904以及栅极905形成p沟道MOS晶体管。可以省去与p型半导体基片900电连接的的P型阱906。在P型阱906的表面形成彼此隔开的N+区908和909，并且还在那里、在N+区908和909之间的沟道区上形成栅极910，在该栅极和所述沟道区之间有未示出的栅极绝缘薄膜。N+区908和909以及栅极层910形成n沟道MOS晶体管。在图36中，P+区903接受电源电压V本文档来自技高网...

【技术保护点】
一种半导体存储器，其特征在于包括： 存储单元阵列（１００），它包括许多排列成行和列的存储单元， 阵列偏压装置（１５０），用来把恒定的偏压输送到其上形成所述存储单元阵列的基片区， 外围电路（１２２，１２４，１０２，１０６），用来把所述存储单元阵列激励到所选择的状态，以及 外围偏压装置（１６０），用来把偏压输送到其上形成所述外围电路的基片区，所述外围偏压装置包括偏压控制装置（１６０ｇ，１６０ｐ），用来使在数据保持方式指定信号的激活状态期间由所述外围偏压装置输送的偏压的绝对值大于在数据保持方式指定信号的非激活状态期间由所述外围偏压装置输送的偏压的绝对值。

【技术特征摘要】
JP 1996-2-27 39632/961.一种半导体存储器，其特征在于包括存储单元阵列(100)，它包括许多排列成行和列的存储单元，阵列偏压装置(150)，用来把恒定的偏压输送到其上形成所述存储单元阵列的基片区，外围电路(122，124，102，106)，用来把所述存储单元阵列激励到所选择的状态，以及外围偏压装置(160)，用来把偏压输送到其上形成所述外围电路的基片区，所述外围偏压装置包括偏压控制装置(160g，160p)，用来使在数据保持方式指定信号的激活状态期间由所述外围偏压装置输送的偏压的绝对值大于在数据保持方式指定信号的非激活状态期间由所述外围偏压装置输送的偏压的绝对值。2.根据权利要求1的半导体存储器，其特征在于所述外围偏压装置(160)包括偏压产生装置(160a-160i，160k-160r)，用来产生其绝对值大于电源电压的电压，以及选择装置(160q，160p)，用来响应所述数据保持方式指定信号的激活而选择由所述偏压产生装置产生的电压、响应所述数据保持方式指定信号的停用而选择所述电源电压、以及把所选择的电压输送到其上形成所述外围电路(122，124，102，106)的基片区。3.根据权利要求1的半导体存储器，其特征在于所述外围电路包括晶体管元件(PT，NT)，该晶体管元件是在形成于第一阱(410)的表面的第二阱(420)上形成的，所述第一阱是在第一导电类型的半导体层的表面形成的，所述第一类型阱(410)具有第二导电类型并且加有所述电源电压(VSS)作为偏压，以及所述第二阱(410)具有第一导电类型并且接受来自所述外围偏压装置(160)的偏压VNBS。4.根据权利要求1的半导体存储器，其特征在于所述外围电路包括第一导电类型的第一绝缘栅场效应晶体管(PT)和第二导电类型的第二绝缘栅场效应晶体管(NT)，所述外围偏压装置(160)包括用来产生加到其上形成所述第一绝缘栅场效应晶体管的基片区的第一偏压的装置(160a-160g)，用来产生加到其上形成所述第二绝缘栅场效应晶体管的基片区的第二偏压的装置(160l-160p)，以及所述偏压控制装置(160g，160p)包括用来响应所述数据保持方式指定信号的激活而加大所述第一和第二偏压两者的绝对值的装置(P20-4，N29-4)。5.根据权利要求4的半导体存储器，其特征在于所述半导体存储器具有作为一个电源电压的第一电源电压(Vcc)和作为另一个电源电压的第二电源电压(Vss)，所述第一绝缘栅场效应晶体管(PT)是在形成于第一导电类型的半导体层(400)的表面的第二导电类型的第一阱(402)上形成的，所述第一阱加有所述第一偏压(VPBS)，所述第二绝缘栅场效应晶体管(NT)是在形成于第二阱(410)表面的第三阱上形成的，所述第二阱形成于所述半导体层的表面，所述第二阱与所述第一阱隔开，所述第二阱(410)具有所述第二导电类型并且加有所述第一电源电压(VCC)，所述第三阱(420)具有所述第一导电类型并且加有所述第二偏压(VNBS)，以及所述第一偏压(VPBS)的绝对值等于或者大于有所述第一电源电压(VCC)，并且所述第二偏压(VNBS)的绝对值等于或者大于所述第二电源电压(VSS)。6.根据权利要求1的半导体存储器，其特征在于所述外围偏压装置(160)包括用来周期地产生时钟信号(Φ)的时钟产生装置(160a)，基准电压产生装置(160c，160l)，用来响应所述时钟信号而进行电荷泵操作以便产生基准电压，控制信号产生装置(160b，160k)，用来响应所述时钟信号而产生比较控制信号(/ΦP，ΦS)，比较装置(160d，160m)，它响应所述比较控制信号而把所述基准电压同输出节点(161，162)相比较、以便产生表示比较结果的信号，重复信号产生装置，当所述比较装置的比较结果表示所述基准电压的绝对值大于所述输出节点的电压时，该重复信号产生装置被激活并且周期地产生重复信号，以及偏压产生装置(160f，160o)，用来根据从所述重复信号产生装置接收到的重复信号而对所述输出节点进行电荷泵操作以便产生偏压(VNO)。7.根据权利要求6的半导体存储器，其特征在于所述外围偏压装置(160)还包括第一偏压保持装置(160h，160q)，用来响应所述时钟信号而进行电荷泵操作以便把电荷输送到所述输出节点(161，162)，并且，其电荷供应能力小于所述偏压产生装置(160f，160o)的电荷供应能力，以及第二偏压保持装置(160i，160r)，用来响应存储单元选择起动指令信号(PU)而进行电荷泵...

【专利技术属性】
技术研发人员：飞田洋一，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]