非易失性半导体存储器制造技术

本发明专利技术提供了一种非易失性半导体存储器能简化行解码器电路的电路结构，使芯片尺寸的增加为最小，并有选择地向一字线提供负电压。该非易失性半导体存储器包括一行解码器电路段，用于根据输入地址在存储单元阵列中选择一字线，并根据被选模式向被选字线输出一负电压或高电压，同时，向非选中的字线输出一地电势。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种非易失性半导体存储器，具体地说，涉及一种快速EEPROM(电可擦除/可编程只读存储器)中的负电压行解码器电路。对于具有多个存储单元且每个存储单元都包括一浮动栅的快速EEPROM来说，当将数据写入其上或从其上擦除时，将负电压作用于存储器晶体管的栅极，这对于获取低电压和装置的高可靠性是一个非常重要的技术。如果数据的写或擦除是在一很小的容量单元中进行的，则需要一行解码器电路，用来仅提供具有负的或高电压的被选字线。现在，将描述这种快速EEPROM中的存储单元。表1显示了当使用费勒-罗德里姆(Fowler-Nordheim)隧道电流执行擦和写操作时，作用于存储单元各端子的偏压条件的范例。附图说明图1A和1B是在各操作中存储单元的剖视简图。在读出操作中，给控制栅极31提供5.0V电压，给漏极33提供1.0V电压，将源极32接地，从而可检测到流过存储单元的电流。在擦除操作中，于控制栅极31上作用15V(Vg)电压，漏极和源极接地，如图1A所示，其中，电子从基底发射到控制栅极31上。在写操作中，控制栅极31上作用-9.0V(Vg)的电压，漏极33上作用5.0V(Vd)电压，源极32接地，如图1B所示，其中，电子从控制栅极31逸出，进入漏极33。表1 图2是一传统的行解码器电路的方块图，它能满足作用于存储单元的控制栅极上的偏压条件。该行解码器电路包括用于每一字线的正电压解码器41，因而可以对每个字线执行擦除和读出操作；和一负电压解码器42，用于在写操作中仅对被选字线提供一负电压。该行解码器电路也包括一P-沟道晶体管43，用于使正电压解码器41脱离负电压解码器42。由于图2所示的行解码器需要负电压解码器42和P-沟道晶体管42，前者用于在写数据时给每一字线提供一负电压；后者用于阻止负电压，所以行解码器电路的面积变得很大，阻止了电路的高度集成，因而，增加了芯片尺寸。图3是在日本未决专利公开申请06-215591中提出的一负电压行解码器的电路图，它示出了另一传统的例子。在图3中，一输入地址信号通过反相器25b且当作互补信号处理，通过由写信号62控制的两个传送门使地址的逻辑电平在写模式和其它模式(擦和读)之间反相。地址信号通过一反相器段46进行电平变换并作为一被选地址信号RAI51输出，该反相器段46包括两级电平移位器21b，22b和两个反相器。电平移位器21b，21b分别由两个P-沟道晶体管和两个N-沟道晶体管组成。在电平移位器22b中，P-沟道晶体管Q35，Q36的每个源极都接到一电势VH上。N-沟道晶体管Q37，Q38的源极接地。在电平移位器21b中，P-沟道晶体管Q31，Q32的源极接到电势VH，N-沟道晶体管Q33，Q34的源极接到电势VL。两个反相器都分别提供有电势VH和VL。在擦除操作过程中电势VH是一高电势(例如15V)，由一内部电源发生电路提供，在其它模式中是一电源电势VCC来提供。在写操作过程中电势VL是一负电势(例如，-9V)，在其它模式中为接地电势。所以，地址信号由电平移位器22b转换成VH-GND电势信号，接着，由电平移位器21b转换成一VH-VL电势信号。行解码器电路具有这样的结构从而允许在写操作中将负电压仅用于一特定字线，但需要独立的地址逻辑反相电路，用于在写模式和其它模式之间反相地址的逻辑电平。由于在写操作过程中它也输出VCC电平给非选中字线，因而，很难维持表1所示的操作条件。这种传统的非易失性半导体存储器需要正和负行解码器将一负电压施加于一字线，或需要输入地址逻辑反相电路以便在写模式和其它模式之间反相输入地址信号。因此，传统的非易失性半导体存储器中存在的一个问题是构成一行解码器需要多个晶体管，因而芯片尺寸增加。而且，由于在写操作过程中VCC电平被输出到非选中字线，从而，可能干扰非选中字线。本专利技术的一个目的是提供一种非易失性半导体存储器，它能简化行解码器电路的电路结构，使得芯片尺寸的增加为最小，并有选择性地向单个字线提供一负电压。一方面本专利技术提供了一种非易失性半导体存储器，包括内部电源发生电路，它响应于一给定外部电压的输入而输出一大于输入电压的高电压和一负电压；一电源开关电路，用于在高电压和负电压之间进行转换并输出任一电压；一按矩陈排列的存储单元阵列，其中，多个电可擦除和可写入存储单元晶体管按行和列两个方向排列；和一行解码器电路段，它根据一输入地址，在存储单元阵列中选择一字线，并根据电流模式是擦除模式或写入模式，向被选字线输出负电压或高电压，而向非选中字线输出一地电势，行解码器电路段包括主解码器，用于响应于输入地址，分别从被选的第一和第二输出端子输出低电势和外部电势，而当被选字线提供有负电压时，从非选中的第一和第二输出端子输出外部电势和低电势；当被选字线提供有高电压时，从非选中的第一和第二输出端子输出高电势和地电势；预解码器，用于根据输入地址和选中的模式从一被选输出端子输出负电势或外部电势，同时，从非选中输出端子输出地电势；和字线驱动器，用于将每个主解码器的第一和第二输出端子与每个相应的预处理器输出端子连接在一起，并根据选中模式向被选中的字线输出负电势或外部电势，同时输出负电势到非选中的字线。另一方面，本专利技术的非易失性半导体存储器是这样的每个主解码器包括电源电压——高电压和地一负电压转换电路，用于根据输入地址，将输出电平分别转换成电源电压——高电压和地一负电压电平；高电压与负电压驱动器，用于根据这些转换电路的每一输出，从第一和第二端子输出高电压和负电压；每个预解码器包括电源电压——高电压和地一负电压转换电路，用于根据输入地址，将输出电平分别转换成电源电压——高电压和地一负电压电平；高电压与负电压驱动器，用于根据转换电路的每个输出，从它们的第一和第二端子输出高电压和负电压；和一个选择地址驱动器，用于输出由电压驱动器的输出触发并由被选模式转换的电压，和每个字线驱动器包括一第一开关，由主解码器的第一或第二输出进行切换，从而使得相应的预解码器的输出能够被输出，其中，预处理器的每个字线驱动器包括第一N-沟道和P-沟道晶体管，其每个源极和漏级都串连在电源开关电路的输出和字线驱动器输出端子之间，每个栅极都连接到高压驱动器和负电压驱动器的每个输出上；和一第二N-沟道晶体管，其源极和漏极连接在输出端子和地之间，栅极连接到一复位信号上。根据本专利技术的这样一种结构，一种类型的解码器，在擦除和读出数据时，可用于给被选字线提供高电压，当写数据时可提供负电压，同时保持非选中字线为地电势，因此，芯片尺寸的增加可达到最小且可以使用负电压。因而，可能降低内部电源电压，从而，获取了低电压和装置的高可靠性。图1A是一剖视简图，用于说明一传统的存储单元的擦和写操作；图1B是一剖视简图，用于说明存储单元的写操作；图2是一传统的行解码器电路中的主解码器的方块图；图3是图2所示行解码器电路中的主解码器的电路图；图4是一方块图，示出了本专利技术一实施例中用作半导体存储器的一瞬时EEPROM；图5是图4所示行解码器电路中的一主解码器的电路图；图6是图4所示行解码器电路中的一预解码器的电路图；图7是图4所示行解码器电路中的一子字(字线)驱动器的电路图；图8是一方块图，用于说明图4所示的行解码器电路的字线选择操作；图本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器包括：内部电源发生电路，它响应于一给定外部电压的输入而输出一大于输入电压的高电压和一负电压；一电源开关电路，用于在高电压和负电压之间进行切换并输出任一电压；一按矩阵排列的存储单元阵列，其中，多个电可擦可写存储单元晶体管按行和列两个方向排列；和一个行解码器电路段，用于根据一输入地址在存储单元阵列中选择一个字线，并根据当前模式为擦模式或写模式向被选字线输出一个输出，或为负电压或为高电压，而向非选中的字线输出一地电势，上述行解码器电路段包括： 主解码器，用于响应于输入地址，分别从被选的第一和第二输出端子输出地电势和外部电势，同时当被选字线提供有负电压时，从非选中的第一和第二输出端子输出外部电势和地电势，当被选字线提供有高电压时，从非选中的第一和第二输出端子输出高电势和地电势； 预解码器，用于根据输入地址和被选模式从一被选的输出端子输出负电势或外部电势，而从非选中的输出端子输出地电势；和 字线驱动器，用于将每个主解码器的第一和第二输出端子与预处理器的每个相应的输出端子连接在一起，并根据被选模式向被选字线输出负电势或外部电势，同时向非选中的字线输出地电势。...

【技术特征摘要】
JP 1997-1-30 016602/971.一种非易失性半导体存储器包括内部电源发生电路，它响应于一给定外部电压的输入而输出一大于输入电压的高电压和一负电压；一电源开关电路，用于在高电压和负电压之间进行切换并输出任一电压；一按矩阵排列的存储单元阵列，其中，多个电可擦可写存储单元晶体管按行和列两个方向排列；和一个行解码器电路段，用于根据一输入地址在存储单元阵列中选择一个字线，并根据当前模式为擦模式或写模式向被选字线输出一个输出，或为负电压或为高电压，而向非选中的字线输出一地电势，上述行解码器电路段包括主解码器，用于响应于输入地址，分别从被选的第一和第二输出端子输出地电势和外部电势，同时当被选字线提供有负电压时，从非选中的第一和第二输出端子输出外部电势和地电势，当被选字线提供有高电压时，从非选中的第一和第二输出端子输出高电势和地电势；预解码器，用于根据输入地址和被选模式从一被选的输出端子输出负电势或外部电势，而从非选中的输出端子输出地电势；和字线驱动器，用于将每个主解码器的第一和第二输出端子与预处理器的每个相应的输出端子连接在一起，并根据被选模式向被选字线输出负电势或外部电势，同时向非选中的字线输出地电势。2.如权利要求1所述的非易失性半导体存储器，其中...

【专利技术属性】
技术研发人员：菅原宽，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]