数据输出缓冲电路制造技术

一种数据输出缓冲电路，包括噪声产生抑制部分，检测加到输入和输出数据的输入／输出端子的信号的电平，输出第一和第二噪声产生抑制信号；上拉晶体管，具有连接到输入／输出端子的源极和连接到电源端的漏极；下拉晶体管，与输入／输出端子相连的上拉和下拉晶体管的二个源极串联连接到上拉晶体管；第一和第二驱动部分，驱动上拉和下拉晶体管；箝位晶体管，用第一噪声产生抑制信号导通，抑制由上拉晶体管的栅极和源极间的电压差引起的衬底偏置的增加。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及数据输出缓冲电路，特别涉及能够降低在输入数据中将负电场加到一数据输出端子上时，在一输出缓冲电路部分所产生的噪声的数据输出缓冲电路。缓冲器是一暂时存储部位，在这里为了处理数据而使数据在二个装置或具有不同速率和不同单元的二个程序之间被接收或被传送。它起在逻辑电路中暂时地发送一门延迟信号的作用。在半导体存储器件中，一数据输出缓冲电路用来向一外部芯片输出自一存储单元所读取的数据。应用具有高集成和高速工作的半导体存储器件时，在输出数据的操作中会伴随有噪声出现。其出现噪声的主要原因之一是当在该数据输出缓冲电路的输出端的一大尺寸晶体管执行移位操作时产生的大的峰值电流所引起的。下面将结合附图来讨论一常规的数据输出缓冲电路。如附图说明图1所示，一常规的数据输出缓冲电路的构成包括有一上拉(pullup)晶体管2和一下拉(pulldown)晶体管3，这两个晶体管相互串联连接并具有源极和连接到输入/输出端子1的漏极；一箝位晶体管4，它具有一连接到VSS端的栅极和连接到上拉晶体管2的栅极的一漏极；一第一驱动部分5，它包括有相互串联连接的一PMOS MS和一NMOS M4，并为了驱动上拉晶体管2而通过一噪声降低电阻R1连接到该上拉晶体管2；一第二驱动部分6，为了驱动下拉晶体管3而通过一噪声降低电阻R2连接到该下拉晶体管3的栅极；和一输入缓冲器7，为了输入数据而和该输入/输出端子相连。上拉晶体管2的漏极连接到VCC端，箝位晶体管4的源极连接到输入/输出端子1和下拉晶体管3的漏极。第二驱动部分6由一用来反相DOUT信号并随后将其提供给下拉晶体管3的反相器组成。具有前述结构的数据输出缓冲电路使用用来输入和输出数据的输入/输出端子1。当通过输入/输出端子1提供了一针对一DRAM而言的0.8～-1V的低电平数据，即提供了负电场时，则在该上拉晶体管(M2)2的栅极和源极之间产生一电压。这是因为该上拉晶体管2的栅极具有地电位GND。如果上拉晶体管2的栅极和源极电压大于VT，则上拉晶体管2导通。此时，因为上拉晶体管2的源极和漏极的电压差大，所以在一沟道区域中存在有所产生的热载流子，因而电流流向上拉晶体管2的衬底电位VBB以增强该衬底偏置的电位。箝位晶体管4用来防止该衬底偏置电位的增高。因为当数据被传送或被接收时该输出缓冲器将保持高阻抗，所以上拉和下拉晶体管2和3的栅极将保持为地电位GND。换言之，该DOUT信号保持一高电平。当该箝位晶体管4由于被加到输入/输出端子1的负电位导通而向该输入/输出端子1释放在上拉晶体管2的栅极上累积的电荷时，该电荷再次从第一驱动部分5的源极提供给上拉晶体管2的栅极，因而产生了噪声。为了抑制噪声，加上一用来降低噪声的电阻R1。因为当输入/输出端子1的负电压的电平下降到该箝位晶体管4的阈值电压时，该上拉晶体管2的栅极和源极之间的电位差可被减小，所以上拉晶体管2的暂时导通不可能被防止。当箝位晶体管4由于加到输入/输出端子1的负电位导通而向该输入/输出端子1释放在该上拉晶体管2的栅极上累积的电荷时，该电荷再次从第一驱动部分5的NMOS M4的源极被提供给上拉晶体管2的栅极，从而使得在输出数据时该电阻R1延迟了上拉晶体管2的栅极的电荷累积时间，因而导致上拉操作的延迟。因而，不可能有效地抑制由于上拉晶体管2的漏极和源极之间的一大的差额而使得该衬底偏置电位的增高所产生的噪声。因此，本专利技术的数据输出缓冲电路是要避免由于相关技术的局限和缺陷而引起的几个问题。本专利技术的一个目的是提供一种当负电位加到一数据输入/输出端子时能够有效地抑制所产生的噪声的数据输出缓冲电路。本专利技术的另外的特征和优点将在说明中予以陈述，通过说明的陈述或通过对本专利技术实践的学习而会明显的理解。通过所撰写的说明及其权利要求以及附图中所指出的特定的构成将会实现和获得本专利技术的目的和其它的优点。为了实现这些和其它的优点并根据本专利技术的目的，概括地说，一数据输出缓冲电路包括有一噪声产生抑制部分，用来检测提供给输入和输出数据的输入/输出端子的一信号的电平以输出第一和第二噪声产生抑制信号；一上拉晶体管，具有一连接到输入/输出端子的源极和一连接到VCC端的漏极；一下拉晶体管，由连接到该输入/输出端子的该上拉和下拉晶体管的两个源极串联连接到该上拉晶体管；用来驱动上拉晶体管和下拉晶体管的第一和第二驱动部分；和一箝位晶体管，该箝位晶体管通过第一噪声产生抑制信号来导通，以便抑制由于该上拉晶体管的栅极和源极之间的电压差而引起的衬底偏置的增加。从前述一般性的说明和以下详细说明所了解的是举例说明，期望提供对本专利技术权利保护的进一步解释。通过结合附图对本专利技术所作的如下的详细说明将更容易地理解本专利技术的这些和各种其它的目的、特性和优点。图1是一常规数据输出缓冲电路的电路图；图2是根据本专利技术的一数据输出缓冲电路的电路图。现在详细说明本专利技术的最佳实施例，最佳实施例的例子在附图中给出。一数据输出缓冲电路包括一上拉晶体管21和一下拉晶体管22，这两个晶体管通过它们的源极相互串联连接，而该两源极共同连接到输入/输出端子20；一噪声产生抑制部分27，用来逻辑地操作数据信号和写启动信号WEB以产生一噪声抑制信号；一箝位晶体管23，具有一连接到噪声产生抑制部分27和上拉晶体管21的栅极的一栅极；一第一驱动部分24，包括有相互串联连接的PMOS M5和NMOS M4，并且通过一噪声降低电阻R1连接到上拉晶体管21的栅极，用来驱动上拉晶体管21；一第二驱动部分25，通过一噪声降低电阻R2连接到下拉晶体管22，用来驱动下拉晶体管22；和一输入缓冲器，连接到输入/输出端子20，用来输入数据。噪声产生抑制部分27，包括一第一“或非”门28，逻辑地操作一写启动信号WEB和一通过输入/输出端子20的数据信号，用来将该结果输出到箝位晶体管23的栅极；和一第二“或非”门29，逻辑地操作第一“或非”门28的一输出信号和一外部DOUT信号，用来将该结果输出到第一驱动部分24的NMOS M4的栅极。上拉晶体管21的漏极连接到VCC端，箝位晶体管23的源极连接到输入/输出端子20和下拉晶体管22的漏极。第二驱动部分25包括一反相器，用来反相一DOUT信号以向下拉晶体管22提供被反相的DOUT信号。现在详细讨论具有上述构成的该数据输出缓冲电路的操作。当一数值为0.8和-1V之间的低电平数据加到该输入/输出端子20时，一通过输入缓冲器26的信号数据变为OV，即CMOS器件的低电平。这时，它意味着该低电平相对于标准地电平具有一负值。因为该信号WEB是在写操作中，所以保持OV的低电平，并且第一“或非”门28的一输出值变成一高电平VCC。如果第一“或非”门28的该高电平的一信号被提供给箝位晶体管23的栅极而使得该箝位晶体管完全被导通，则上拉晶体管21的栅极和源极之间的电压差变为0，因此由于栅极和源极之间的电压差而抑制了噪声的产生。这时，由于第一“或非”门28的高电平的输出信号和DOUT信号的低电平的信号的输入使得第二“或非”门29输出一低电平信号使第一驱动部分24的该NMOS M4导通，并且可以防止通过NMOS M4由上拉晶体管21提供的电荷流。因此，该噪声降低电阻R1的阻值可以很小，因而提高了在输出数据时上拉操作的速率。该本文档来自技高网...

【技术保护点】
一种数据输出缓冲电路，包括： 一噪声产生抑制部分，用来检测加到输入和输出数据的一输入／输出端子的一信号的电平，以输出第一和第二噪声产生抑制信号； 一上拉晶体管，具有一连接到该输入／输出端子的源极和一连接到一电源端的漏极； 一下拉晶体管，由与该输入／输出端子相连的上拉和下拉晶体管的两个源极串联连接到该上拉晶体管； 第一和第二驱动部分，用来驱动上拉晶体管和下拉晶体管；和 一箝位晶体管，通过第一噪声产生抑制信号使其导通，用来抑制由于上拉晶体管的栅极和源极之间的电压差而引起的衬底偏置的增加。

【技术特征摘要】
KR 1997-4-7 12742/971.一种数据输出缓冲电路，包括一噪声产生抑制部分，用来检测加到输入和输出数据的一输入/输出端子的一信号的电平，以输出第一和第二噪声产生抑制信号；一上拉晶体管，具有一连接到该输入/输出端子的源极和一连接到一电源端的漏极；一下拉晶体管，由与该输入/输出端子相连的上拉和下拉晶体管的两个源极串联连接到该上拉晶体管；第一和第二驱动部分，用来驱动上拉晶体管和下拉晶体管；和一箝位晶体管，通过第一噪声产生抑制信号使其导通，用来抑制由于上拉晶体管的栅极和源极之间的电压差而引起的衬底偏置的增加。2.如权利要求1的数据输出缓冲电路，其中该驱动部分包括有一具有连接到VPP端的源极的PMOS M5和一具有连接到地端的源极的NMOS M4，利用第二噪声产生抑制信号而被截止并且该MPOS和NMOS的漏极被连接到上拉晶体管的栅极。3.如权利要求1的数据输出缓冲电路，其中第二驱动部分包括有一用来反相一DOUT信号的反相器以向...

【专利技术属性】
技术研发人员：金东均，
申请(专利权)人：LG半导体株式会社，
类型：发明
国别省市：KR[韩国]