每个非易失存储单元可存储和检索多数字位的集成电路制造技术

一种有存储单元阵列和至少一个数据端的集成电路，每个存储单元能存储多位信息，所说集成电路包括： 多个连接到所说存储单元阵列的锁存器，所说锁存器排列成第一组和第二组； 控制装置，用于交替进行以下连接，将所说第一组连接到所说存储单元阵列，并将所说第二组连接到所说一个数据端，及将所说第二组连接到所说存储单元阵列，并将所说第一行连接到所说一个数据端，由此在一组锁存器与所说存储单元阵列之间，及另一组锁存器与所说数据端之间同时进行数据的传输，以加快读写操作，所说控制装置将锁存器的每一组连接到所说阵列的存储单元块，所说存储单元块有Ｍ个存储单元，锁存器每一组有Ｎ×Ｍ个存储单元，Ｎ个锁存器连接到每个存储单元。（*该技术在2016年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术一般涉及半导体存储器，特别涉及每个存储单元能存储多数字位的非易失半导体存储器。非易失半导体存储器如EEPROM、EPROM和FLASH集成电路等一般每个存储单元用于存储单数字位。这可以通过在存储单元的浮栅上保留一定量的电荷从而改变单元的阈值电压(电导)特性来实现。阈值电压范围通常分为两种(导通与不导通)，代表每个单元的一个数字位的存储。存储在浮栅上的宽的电荷变化范围可以可靠地代表阈值电压的范围。可以划分浮栅上所保留的电荷以代表多个阈值电压范围，将阈值电压范围划分多个范围以代表每个存储单元存储一个以上位的数据。例如，四个阈值电压范围可以用来代表每个存储位置存储两个数字位，而十六个阈值范围则代表每个存储位置存储四个数字位。另外，阈值电压范围可以精细划分以在每个存储单元直接存储模拟信号。每个存储单元存储多个数字位的能力增加了单位面积的有效存储密度、降低了每个数字位的存储成本。而且，在半导体存储器领域，先进的制造设备的成本通常超过十亿美元。在已有存储器制造工艺和设备的基础上使用每单元存储多位的技术，可以用相同的制造设备生产下一代高密度存储器件，由此提高了设备的利用率和投资的回收。然而，对于每个存储单元有多个位的器件，操作速率问题即读写操作已令人满意。相关问题是功耗问题。由于更多的功率用来提高操作速率，仍不希望地增加功耗。还一个问题是可靠性。存储单元浮栅上的电荷可以存储很长时间，擦除和重写电荷会导致存储在存储单元上的位的可靠性问题长期存在。当然还有集成电路的空间问题。在每个单元有多个位的集成电路中，必须提供附加电路以满足新的要求。这部分地抵消了每个存储单元增加位所带来的好处。本专利技术解决了或基本减轻了这些问题。本专利技术加快了多位存储单元的读写操作。读操作的功耗降低。本专利技术还允许长期可靠确定存储单元的位，并节省了集成电路的空间。本专利技术提供一种具有存储单元阵列的集成电路，每个存储单元存储多个位的信息，且至少有一个数据端。集成电路还有多个连接到存储单元阵列的锁存器，将锁存器排列成第一组和第二组。为了进行从存储单元阵列的读和向存储单元阵列的写操作，控制锁存器和存储单元阵列，使第一组与存储单元阵列连接，而第二组连接到数据端。或者使第二组与存储单元阵列连接，而第一组连接到所说数据端。这一交替的连接可以让数据在一组锁存器与存储单元阵列之间、和另一组锁存器与数据端之间同时传输，以加快读写操作。为了降低功耗，阵列的存储单元通过电压方式操作来读取。而且，在写操作过程中，将对应所选存储单元上所存储电荷量的电压与基准电压进行比较，以决定是否继续进行存储单元的高压编程操作。当相应电压与基准电压匹配时停止存储单元的编程。对于读操作，将对应所选存储单元上所存储电荷量的电压与与一系列对半检索图形中的基准电压比较，以确定存储单元所存储的多个位。附图说明图1是表示根据本专利技术实现于单个集成电路芯片上的主电路块的框图；图2A一般表示用电流方式读取图1所示存储单元的电路；图2B一般表示用电压方式读取图1所示存储单元的电路；图3表示一块电路中基准单元与阵列单元的排列以及阈值划分电压基准产生块与其相应阵列的连接。图4是图1中多级对偶移位寄存器的框图；图5表示图1中两个Y驱动器的一般排列；图6是图4中多级对偶移位寄存器的细节以及在读写操作中所用对偶移位寄存器的电路；图7表示图5中用于每个Y驱动器的基准多路转换电路；图8A表示对于每个Y驱动器都一样的电压比较器、锁存器、编程和读取控制块和高压开关的电路电平细节；图8B表示基准Y驱动器的电压比较器、锁存器、编序和读控制块、高压开关以及读取模式通道的电路电平细节，还有容许块中的所有基准单元能并行被读取的附加电路；图8C表示Y驱动器和Y多路转换器的Y多路转换电路的细节；图9A表示对所有Y驱动器都一样的Y多路转换电路、X译码器块、对每个X译码器块都相同的X多路转换器电路、和对一个Y驱动器和一个X译码器相同且连接到基准Y多路转换器与基准单元阵列的存储单元的细节；图9B表示根据本专利技术一个实施例的单个晶体管存储单元的电路；图10是给基准存储单元和数据存储单元的不同程序阈值划分电压从0伏到Vmax伏的电压范围；图11是阈值划分电压基准产生块的细节；图12A代表为确定存储于所选存储单元的数位、在读操作中按对半检索算法的树状译码；图12B是读操作中对半检索算法的流程图。应该注意图中相同元件用相同的数字表示。这强调了元件结构或操作的相同之处。而且，MOS晶体管的符号有一点变化，直线表示晶体管的源和漏，平行于源/漏线的短线代表晶体管的栅。图1示出本专利技术优选实施例的主框图。非易失存储阵列1和基准存储阵列2有按行和列排列的二维阵列连接的存储单元。存储单元可以是已有技术中任何已有器件的组成，如EPROM、EEPROM、FLASH，或者是已有的单元结构，如单一晶体管、双晶体管、劈栅、NAND、AND、和DINOR单元结构，或接地阵列组成，包括标准和虚拟接地。根据所选的器件组成、单元结构、或接地阵列组成，可以容易开发具体的编程、擦除和读取算法，包括为使每个非易失存储单元能存储一个以上数字位单元的每个电端子所需的具体电压。一个单元可以有一个以上的非易失器件，如已有技术中的NAND、DINOR或AND单元结构。器件、阵列结构或单元结构以及算法的说明不在本专利技术范围内。还可将每个存储阵列1和2排列成有单个或多个行的块。每块包括阵列1和2的所有列或部分列。在图1中，展示了在单一行中存储块具有所有列。每个存储块包括基准阵列2的单元和存储阵列元1的单元。纠错阵列3有与存储器1和基准阵列2中所用的存储单元相同的非易失存储单元。在一个实施例中，纠错阵列3包括芯片上纠错码(ECC)装置所需的附加编码信息，这和已有技术中实现ECC一样。在另一实施例中，纠错阵列3包含故障单元的全部地址，在写或读操作中应该避开这些故障单元。纠错阵列3的大小取决于要纠正的故障单元的最大数量。在产品校验阶段，测试存储阵列1以确定故障单元。在芯片从工厂运出之前，将这些故障单元的地址编程到纠错阵列3中。可以用每个存储单元一个以上的位或者用每个存储单元一个位来编程纠错阵列3。如果实行ECC纠正，芯片上ECC电路自动给纠错阵列3加载编码位。纠错控制和逻辑块16包含所有实现上述任一个纠错实施例所需的寻址、译码、和时序电路。存储管理阵列4包含能在一定时间进一步进行写操作的块的地址信息、和对多块进行顺序写或读的过程中块的实际地址信息，这些块在存储阵列中不需物理连续但要逻辑连续。阵列的存储管理改进了产品的长期可靠性、在可变长度的串行数据经常擦除和重写的情况下能更有效地使用存储器。在这种操作中，仅提供起始和终止块地址，通过时钟控制存取数据。代替提供终止块地址，也可以用停止信号表明可变块串行数据的终点。该模式称为“串行写和读存取”模式，通常用于数字音频记录和回放系统，还用于代替机械盘的半导体存储系统。具有纠错和存储管理的串行写读存取模式可以使本专利技术替代数字音频记录和回放系统、及普通数字数据存储系统的集成电路存储器。存储管理逻辑块24包含实现存储管理功能所需的时序电路和存储管理阵列4。存储管理阵列4中的数据可以仅是每个存储单元单个位或者如阵列1和2那样每个单元一个以上数字位。冗余块5有本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种有存储单元阵列和至少一个数据端的集成电路，每个存储单元能存储多位信息，所说集成电路包括多个连接到所说存储单元阵列的锁存器，所说锁存器排列成第一组和第二组；控制装置，用于交替进行以下连接，将所说第一组连接到所说存储单元阵列，并将所说第二组连接到所说一个数据端，及将所说第二组连接到所说存储单元阵列，并将所说第一行连接到所说一个数据端，由此在一组锁存器与所说存储单元阵列之间，及另一组锁存器与所说数据端之间同时进行数据的传输，以加快读写操作，所说控制装置将锁存器的每一组连接到所说阵列的存储单元块，所说存储单元块有M个存储单元，锁存器每一组有N×M个存储单元，N个锁存器连接到每个存储单元。2.如权利要求1的集成电路，其特征为，所说控制装置将一组锁存器串行连接到所说数据端；在写操作过程中，所说控制装置交替进行以下连接，即将一组锁存器连接到所说存储单元块，以将数据从所说锁存器组并行传输到所说存储单元块，和将另一组锁存器连接到所说数据端，以将数据从所说数据端串行传输到所说另一组锁存器；在读操作过程中，所说控制装置交替进行以下连接，即将一组锁存器连接到所说存储单元块，以将数据从所说存储单元块并行传输到所说锁存器组，和将另一组锁存器连接到所说数据端，以将数据从所说另一组锁存器串行传输到所说数据端。3.如权利要求1的集成电路，还包括第一和第二数据端，在写操作过程中，所说控制装置交替进行以下连接，即将一组锁存器连接到所说存储单元块，以将数据从所说锁存器组并行传输到所说存储单元块，和将另一组锁存器连接到所说第一数据端，以将数据从所说第一数据端串行传输到所说另一组锁存器；在读操作过程中，所说控制装置交替进行以下连接，即将一组锁存器连接到所说存储单元块，以将数据从所说存储单元块并行传输到所说锁存器组，和将另一组锁存器连接到所说第二数据端，以将数据从所说另一组锁存器串行传输到所说第二数据端。4.在有存储单元阵列的集成电路中，每个存储单元存储多个位，每个存储单元有第一和第二端及控制端，读取所说多个位的电路包括偏置电流基准，它与存储于所选存储单元的多位无关地产生通过所选存储单元的偏置电流，多路转换电路，响应于地址信号，将所说阵列的所选存储单元连接到所说偏置电流基准；及电压比较器，连接到所说选择存储单元的所说第二端与所说偏置电流基准之间的节点，所说电压比较器还连接到基准电压，以比较所说基准电压和所说节点上的电压，以确定存储于所说存储单元中的位数，在所说偏置电流下，所说节点电压唯一对应于存储于所说选择存储单元上的多个位。5.如权利要求4的读取电路还包括按顺序连续改变所说基准电压以确定存储于所说选择存储电路上的多个位的装置；及有存储多个基准电压的多个存储单元的第二存储阵列，所说顺序改变装置将所说第二存储阵列的所选存储单元按顺序连接到所说电压比较器。6.在有存储单元阵列的集成电路中，有对应于多个位在所选存储单元中编程一定量电荷的电路，所说电路包括高压电路，为了将存储单元编程而产生高压；偏置电流基准；多路转换电路，用于将所说选择存储单元连接到所说偏置电流基准，所说偏置电流基准产生通过所说选择存储单元的偏置电流，而与存储于所说选择存储单元上的多个位无关；电压比较器，连接到所说选择存储单元与所说偏置电流基准之间的节点，以确定所说节点上的电压，在所说偏置电流下，节点电压唯一对应于存储于所说选择存储单元上的电荷量；编程电路，与所说高压电路和所说电压比较器相连接间，所说编程电路响应于所说电压比较器，与所说高压电路连接，用于将所说选择存储单元编程，直到相应于存储于所说选择存储单元中的电荷量的所说电压与所说基准电压匹配为止。7.在有存储单元阵列的集成电路中，每个存储单元能存储多位信息，多个锁存器连接到所说存储单元阵列，所说锁存器排列成第一组和第二行，至少有一个数据端，所说集成电路的工作方法包括进行以下交替连接，将所说第一组连接到所说存储单元阵列，并将所说第二组连接到所说一个数据端、及将所说第二组连接到所说存储单元阵列，并将所说第一组连接到所说一个数据端，所说每一组锁存器连接到所说阵列的存储单元块，所说存储单元块有M个存储单元，每一组锁存器有N×M个存储单元，N个锁存器连接到每个存储单元；在一组锁存器与所说存储单元阵列之间，及另一组锁存器与所说数据端之间同时进行数据传输，以加快读写操作。8.如权利要求7的方法，其特征为，在所说连接步骤一组锁存器串行连接到所说数据端；在写操作过程中，交替进行以下连接，即将一组锁存器连接到所说存储单元块，以将数据从所说锁存器组并行传输到所说存储单元块，和将另一组锁存器连接到所说数据端，以将数据从所说数据端串行传输到所说另一组锁存器；在读操作过程中，交替进行以下连接，即将一组锁存器连接到所说存储单元块，以将数据从所说存储单元块并行传输到所说锁存器组，和将另一组锁存器连接到所说数据端，以将数据从所说另一组锁存器串行传输到所说数据端。9.在有存储单元阵列的集成电路中，每个存储单元有第一和第二端和控制端，每个存储单元存储多个位，读取存储单元中的所说多个位的方法包括将所说存储单元的所说第一端连接到第一电压源；将所说存储单元的所说控制端连接到一电压源，以将所说第二端电连接到所说第一端；将所说第二端连接到偏置电流电路，所说偏置电流电路产生通过所说第二端和所说选择存储单元的固定偏置电流，且与所说选择存储单元中所存储的多个位无关；将所说第二端与检测第二端处的相对于预定基准电压的电压的电路连接，在所说偏置电流下，所说电压唯一对应于所选存储单元上存储的所说多个位，并对应所说第二端处所说检测电压产生一个数字输出。10.在有存储单元阵列的集成电路中，每个存储单元有能保持一定量电荷的浮栅，该电荷表示所说存储单元中存储的逻辑状态，读取选自所说阵列的存...

【专利技术属性】
技术研发人员：萨卡瓦特M·汗，
申请(专利权)人：阿加特半导体公司，
类型：发明
国别省市：