有能将测试方式可靠复位的电路的同步型半导体存储装置制造方法及图纸

本发明专利技术的同步型半导体存储装置的复位信号发生电路，响应接通电源后立即产生的电源接通复位信号ＺＰＯＲ及接通电源后为进行初始化而执行的初始化命令（例如，预充电命令），输出复位信号ＺＰＯＲ１。方式置位设定电路内包含的测试方式寄存器，接受该复位信号ＺＰＯＲ１作为复位信号。因此，使所输出的测试方式信号变为ＮＯＰ状态、或使测试方式信号的输出停止。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及同步型半导体存储装置，尤其是其特征为在接通电源时将测试方式复位的同步型半导体存储装置。以高速访问为目的而开发的同步型半导体存储装置，在读出或写入数据时所必需的所有动作(命令)，都与以稳定的周期从外部供给的时钟(外部时钟信号)同步进行。这里，用图21说明现有的同步型半导体存储装置。在图21中示出的同步型半导体装置9000，包含控制信号缓冲器101、内部时钟发生电路102、地址缓冲器103、方式置位设定电路104、动作发生电路106、预充电发生电路105、POR发生电路100及多个存储体(在图21中为B0、B1、B2和B3)。存储体B0、B1、B2和B3，各自包含图中未示出的行系统控制电路、字驱动器、存储单元阵列、读出放大器及IO门。各存储体可以独立进行字线激活、数据读出、数据写入及使字线为非激活状态。图中未示出的存储单元阵列，包含按行列状排列的多个存储单元，各存储单元与沿行方向对应设置的字线和沿列方向对应设置的位线对的交点连接。控制信号缓冲器101，接受外部控制信号(外部行地址选通信号/RAS、外部列地址选通信号/CAS、外部允许写入信号/WE等)，并输出相对应的内部控制信号。在以下说明中，假定内部控制信号ZCS、ZRAS、ZCAS、ZWE表示分别与各外部控制信号即外部芯片选择信号/CS、外部行地址选通信号/RAS、外部列地址选通信号/CAS、外部允许写入信号/WE对应的同相内部信号。此外，假定内部控制信号CS、RAS、CAS、WE表示与各内部控制信号ZCS、ZRAS、ZCAS、ZWE反相的内部信号。内部时钟发生电路102，取入外部时钟信号EXTCLK，输出对内部动作进行控制的内部时钟信号CLK。地址缓冲器103，取入从外部接受的外部地址信号A，输出地址信号(以下，记为ADD0、ADD1、...、ADD7)。外部地址信号A是以时分方式多路转换行地址信号和列地址信号后供给的。地址缓冲器103还备有图中未示出的存储体地址译码器，对地址信号A进行译码，并输出用于指定对应存储体的存储体译码信号。动作发生电路106，响应从外部输入的动作命令，并输出用于将所指定的存储体激活的动作开始信号。预充电发生电路105，响应从外部输入的预充电命令，输出使所指定的存储体变为非激活状态的预充电开始信号。方式置位设定电路104，如后文所述，响应外部信号而设定特定的动作方式或测试方式。因此，可以设定CAS等待时间CL、脉冲串长度BL之类的各种动作方式或测试方式。POR发生电路100，在电源接通后的一定时间内，根据外部电源电压EXTVDD，输出电源接通复位信号ZPOR。方式置位设定电路104，接受电源接通复位信号ZPOR后进行复位。参照图22(A)～图22(J)的时间图，说明图21所示的现有同步型半导体存储装置9000从接通电源时起到变成空闲状态的正常动作。在图22中，(A)表示内部时钟信号CLK,(B)表示内部控制信号(时钟启动信号)CKE,(C)表示内部控制信号ZCS,(D)表示内部控制信号ZRAS,(E)表示内部控制信号ZCAS,(F)表示内部控制信号ZWE。另外，(G)表示地址信号A,(H)表示存储体译码信号BA,(I)表示外部电源电压EXTVDD,(J)表示电源接通复位信号ZPOR。接通电源(时刻t0)后，外部电源电压EXTVDD上升。在外部电源电压EXTVDD到达一定电平的时刻(时刻t1)，由POR发生电路100输出电源接通复位信号ZPOR，并使同步型半导体存储装置的内部复位。在这之后，保持200μs的稳定时钟状态，以使内部的电压系统得到稳定。接着，对所有存储体执行全预充电命令PREA(内部控制信号ZRAS及ZWE为L电平，内部控制信号ZCAS为H电平)，在经过tRP时段(通常为30μs)后，将自动更新命令REFA以tRC时段(通常为80μs)为周期执行8次以上。然后，输入方式寄存器置位命令MRS(将内部控制信号ZRAS、ZCAS及ZWE设定为L电平，且输入地址信号A)，以便设定CAS等待时间CL、脉冲串长度BL等的电路的动作方式。这里，用图23简要说明响应方式寄存器置位命令而动作的方式置位设定电路104的动作。图23所示的现有的方式置位设定电路104，备有方式检测电路115、正常方式设定电路124及测试方式设定电路125。正常方式设定电路124，包含正常方式寄存器116及正常方式译码器117。测试方式设定电路125，包含测试方式寄存器118及测试方式译码器119。方式检测电路115，响应方式寄存器置位命令和地址信号ADD7，输出用于使后文所述的正常方式寄存器116及测试方式寄存器118动作的信号。地址信号ADD7是用作进入测试方式的密钥的信号。这里，所谓测试方式，指的是为以更高的效率对同步型半导体存储装置进行评价分析而采用的方式，以在实际使用时使其不动作的方法设定(将地址信号ADD7固定在L电平)。正常方式设定电路124，响应输入方式寄存器置位命令时的地址信号ADD0、...、ADD6，输出各种方式信号(CAS等待时间CL、脉冲串长度BL、...)。测试方式设定电路125，响应输入方式寄存器置位命令时的地址信号ADD0、ADD1和ADD7，输出各种测试方式信号。这里，当地址信号ADD7为L电平时，地址信号ADD0、...、ADD6为用于从多种正常方式中选择一种特定方式的译码信号。而当地址信号ADD7为H电平时，地址信号ADD0和地址信号ADD1为用于从多种测试方式中选择任意一种的译码信号。以下，用图24简单说明方式检测电路115的结构。如图24所示，方式检测电路115，备有NAND电路1、NOR电路2和5、以及反相电路3、4、6和7。NAND电路1，当检测到输入了方式寄存器置位命令(内部控制信号CS、RAS、CAS及WE为H电平)时，输出L电平的信号MR。NOR电路2在其输入端接受信号MR和地址信号ADD7。而NOR电路5在其输入端接受信号MR和接地电位。反相电路3，用于使NOR电路2的输出信号反相，并输出反相的正常方式置位信号ZSNM。反相电路4，用于使反相的正常方式置位信号ZSNM反相，并输出正常方式置位信号SNM。反相电路6，用于使NOR电路5的输出信号反相，并输出反相的测试方式置位信号ZSTM。反相电路7，用于使反相的测试方式置位信号ZSTM反相，并输出测试方式置位信号STM。以下，用图25说明构成正常方式寄存器116及测试方式寄存器118的寄存器。在图25中示出的寄存器R1，是一种锁存式寄存器，包含反相电路11、12和13、门电路14和15、以及NOR电路16。反相电路11，用于使输入节点N1的信号反相，并将其输出到NOR电路16。门电路14，响应输入节点N3和N4的信号，将从输入节点N2接受的信号反相并输出到节点Z1。NOR电路16接受反相电路11和节点Z1的信号。门电路15，响应输入节点N3和N4的信号，将NOR电路16的输出信号反相并输出到节点Z1。反相电路12，用于使节点Z1的信号反相并输出到输出节点N5。而反相电路13将反相电路12的输出信号反相并输出到输出节点N6。正常方式寄存器116，包含与各个地址信号ADD0、...、ADD6对应的寄存器R1。与地址信号ADDi本文档来自技高网...

【技术保护点】
一种同步型半导体存储装置，备有：多个存储体，各自包含具有按行列状排列的多个存储单元的存储单元阵列和与上述存储单元阵列的行对应设置的多条字线；内部时钟发生装置，输出与外部时钟信号同步的内部时钟信号；正常方式设定装置，响应与上述内部时钟信号同步输入的方式设定命令和外部信号，输出指示规定动作方式已被指定的正常方式信号；测试方式设定装置，响应与上述内部时钟信号同步输入的上述方式设定命令和测试方式指定信号，检测规定测试方式被指定的情况，并输出作为检测结果的测试方式信号；及复位信号发生装置，接通电源后，响应与上述内部时钟信号同步输入的使上述存储体进行初始化的初始化命令，输出复位信号；上述测试方式设定装置，接受上述复位信号，并使至少一个上述测试方式信号变为非激活状态。

【技术特征摘要】
JP 1997-11-14 313739/971．一种同步型半导体存储装置，备有；多个存储体，各自包含具有按行列状排列的多个存储单元的存储单元阵列和与上述存储单元阵列的行对应设置的多条字线；内部时钟发生装置，输出与外部时钟信号同步的内部时钟信号；正常方式设定装置，响应与上述内部时钟信号同步输入的方式设定命令和外部信号，输出指示规定动作方式已被指定的正常方式信号；测试方式设定装置，响应与上述内部时钟信号同步输入的上述方式设定命令和测试方式指定信号，检测规定测试方式被指定的情况，并输出作为检测结果的测试方式信号；及复位信号发生装置，接通电源后，响应与上述内部时钟信号同步输入的使上述存储体进行初始化的初始化命令，输出复位信号；上述测试方式设定装置，接受上述复位信号，并使至少一个上述测试方式信号变为非激活状态。2．根据权利要求1所述的同步型半导体存储装置，其特征在于上述初始化命令，是使对应的上述存储体变为非激活状态的预充电命令。3．根据权利要求1所述的同步型半导体存储装置，其特征在于上述测试方式指定信号包括第1测试方式指定信号和第2测试方式指定信号，上述测试方式设定装置包含检测装置，响应上述测试方式设定命令，检测上述测试方式被指定的情况；锁存装置，响应上述检测装置对上述测试方式被指定情况的检测，锁存上述第2测试方式指定信号；译码装置，对上述锁存装置的输出进行译码，并有选择地将对应的上述测试方式信号激活；及控制装置，响应上述检测装置对上述测试方式被指定情况的检测，并根据上述第1测试方式指定信号，输出使上述译码装置的动作变为激活状态的启动信号；上述控制装置，响应上述复位信号，将上述启动信号变为非激活状态，并使上述译码装置的动作变为非激活状态。4．根据权利要求1所述的同步型半导体存储装置，其特征在于上述测试方式设定装置包含检测装置，响应上述方式设定命令，检测上述测试方式被指定的情况；锁存装置，响应上述检测装置对上述测试方式被指定情况的检测，锁存上述第2测试方式指定信号；及译码装置，对上述锁存装置的输出进行译码，并有选择地将对应的上述测试方式信号激活；上述锁存装置，响应上述复位信号，使上述锁存的上述测试方式指定信号变为非激活状态。5．根据权利要求1所述的同步型半导体存储装置，其特征在于上述测试方式指定信号包括第1测试方式指定信号和第2测试方式指定信号，上述测试方式设定装置包含检测装置，响应上述测试方式设定命令，检测上述测试方式被指定的情况；译码装置，对上述第2测试方式指定信号进行译码；锁存装置，响应上述检测装置对上述测试方式被指定情况的检测，锁存上述译码装置的输出，有选择地将对应的上述测试方式信号激活并输出；及控制装置，响应上述检测装置对上述测试方式被指定情况的检测，并根据上述第1测试方式指定信号，输出使上述锁存装置的上述输出动作变为激活状态的启动信号；上述控制装置，响应上述复位信号，将上述启动信号变为非激活状态，并使上述锁存装置的上述输出动作变为非激活状态。6．根据权利要求1所述的同步型半导体存储装置，其特征在于上述测试方式设定装置包含检测装置，响应上述测试方式设定命令，检测上述测试方式被指定的情况；译码装置，对上述第2测试方式指定信号进行译码；及锁存装置，响应上述检测装置对上述测试方式被指定情况的检测，锁存上述译码装置的输出，有选择地将对应的上述测试方式信号激活并输出；上述锁存装置，响应上述复位信号，将上述锁存的上述译码装置的输出变为非激活状态，并使上述测试方式信号变为非激活状态。7．根据权利要求1所述的同步型半导体存储装置，还备有响应上述测试方式信号而动作的多个内部电路，其特征在于上述测试方式设定装置包含检测装置，响应上述测试方式设定命令，检测上述测试方式被指定的情况；选择装置，响应上述检测装置对上述测试方式被指定情况的检测，有选择地输出与上述测试方式指定信号对...

【专利技术属性】
技术研发人员：樱井干夫，谷田进，中野全也，月川靖彦，吹上贵彦，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]