用于同步动态随机存取存储器的同步设备制造技术

一种用于同步动态随机存取存储器的同步设备。该设备由地址总线和数据总线连接到存储器（７）。在时钟输出端，它将待发送的时钟信号（ｃｌｋｉ－ｂ）传送到存储器（６）的时钟输入端，可能除了已经历信号反相，用于缓存地址和要发送到存储器的数据的时钟信号（ｃｌｋｉ）与在时钟输出端上传送的信号（ｃｌｋｉ－ｂ）是相同的，以及同一信号（ｃｌｋｉ－ｂ）为从存储器接收数据的缓冲器（ｒｌ）所利用，以缓存动态存储器在数据总线上发送的数据。本发明专利技术涉及用于管理同步随机存取存储器的电路。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及采用同步的动态随机存取存储器(SDRAM)的处理电路，更具体地说，涉及这种SDRAM存储器的同步设备。已开发出SDRAM存储器来适应微处理器型的处理电路的日益增加的工作速度。虽然标准DRAM存储器具有限于几十兆赫兹的转移频率，带有SDRAM存储器的结构能够获得100MHz或更大的工作频率。SDRAM存储器采用同步接口电路，其中所有信号均在同一时钟沿采样。这些信号例如是，地址和数据信号，控制和指令信号，如“cs”,“ras”,“cas”,“we”,“dqm”，在任何有关SDRAM存储器的制造商文件中解释了它们的定义和功能，因此这里仅作简要的说明。读操作在附图说明图1中给出关于SDRAM的读操作的时序图。这种读操作取决于称为“cas等待时间”和“脉冲串长度”的两个可编程参数。在图1所示实例中，相应于读模式下的等待时间的“cas等待时间”指令等于3。这意味着在接收到读指令后三个周期读数据dq。“脉冲串长度”指令等于4，这意味着从所接收的同一地址信息中提取四个连续数据。虚线1对应于由ras信号(行地址选通脉中)激活地址(ad)作为“行”地址，虚线2对应于由带有读指令的cas信号(列地址选通脉冲)激活地址(ad)作为“列”地址。等待时间对应于“列”地址(ad)应用与数据输出之间的时间。虚线3对应于在cas信号后三个时钟周期读有效数据dq。写操作图2给出了关于SDRAM的写操作的时序图。这一操作取决于代表连续数据数目的“脉冲串长度”信号，连续数据是从同一地址信息写入的。虚线4对应于行寻址(ras)。虚线5对应于写指令(we)激活的列寻址(cas)。再次参见图1的读操作，时间Tac是在相应于如用等待时间所定义的最后一个周期的时钟上升沿之后的数据访问时间，Yoh是在下一时钟上升沿后(因此相应于等待时间)这些数据的保持时间。当工作频率高时，已读的数据dq在一个短时间周期内保持有效，如图1中虚线3所经过的未画影线的“有效数据”信号段表示的。例如，对于100MHz时钟频率和分别为8.5ns和3ns的时间Tac和Toh，已读数据仍然有效并因此可采集所述数据的时间为10ns-8.5ns+3ns=4.5ns在这一时间间隔内采集这些数据要求管理SDRAM存储器的电路的时钟与SDRAM存储器本身的时钟是同相的，所述电路以下称为控制器。如果情况不是如此，则不可能可靠地处理数据。如果控制器是一集成电路，或者是集成电路的一部分，由这一电路发送到SDRAM存储器的控制、地址和数据信号，一般将不与由SDRAM存储器直接接收的外部时钟信号同步，尽管发送到这两个时钟输入端的信号是相同的，如下文所述，这些信号与从该电路的时钟输入端上接收的外部时钟信号导出的内部时钟是同步的，图3表示按照现有技术的SDRAM存储控制器6，它经链路8连接到SDRAM存储器7，用于交换控制、地址和数据信号。同一时钟H发送到存储控制器电路6的输入端和SDRAM存储器7的输入端。控制器在其时钟输入端接收这一时钟并将其分配给需要与这一时钟同步的各个电路。为了实现这一点，如图3所示，在传送到在链路上与SDRAM存储器交换信号的电路之前，接收的时钟信号需要被“缓冲”若干次，以作树分布。每一缓冲电路建立几纳秒的延迟，5到10纳秒左右的总延迟可能使控制器与存储器之间的这一直接链路8不可靠，因为时钟H与在这一链路上交换的信号不同步。毫无疑问，控制器可采用PLL电路(锁相环)。但是这种电路会增加生产ASIC的复杂性和成本。也可采用延迟线，但存在这种类型的部件所固有的公知问题，它们的校准尚需完善且微调是昂贵的。本专利技术的目的是克服上述缺点。为此，本专利技术提供一种用于同步动态随机存取存储器的同步设备，该设备通过地址总线(AD)和数据总线(DO)连接到至少一个存储器，存储器具有时钟输入端，该设备包含接收要在数据总线上发送到存储器的数据(Di_w)的第一缓冲器(r5)，接收要在地址总线上发送到存储器的地址(ADi)的第二缓中器(r4)，以及接收来自存储器的数据并在数据总线上发送的第三缓冲器(r1)，其特征在于在时钟输出端，它将待发送的时钟信号(clki_b)传送到存储器的时钟输入端，可能除了已经历信号反相，用于缓存地址和数据的时钟信号(clki)与在时钟输出端上传送的信号(clki_b)是相同的，以及同一信号(clki_b)为第三缓冲器(r1)所利用，以缓存动态存储器在数据总线上发送的数据。从以下借助实例参照附图的描述，本专利技术的特征和优点将变得更为显而易见，附图中图1表示SDRAM存储器读操作的时序图，图2表示SDRAM存储器写操作的时序图，图3是现有技术的时钟信号分配的简明方框图，图4是本专利技术设备的布局，图5是相应于本专利技术设备布局的时序图。借助本专利技术能够在控制电路与SDRAM存储器之间可靠地交换数据。图4表示构成控制器与SDRAM存储器之间的接口的控制器同步接口电路的示意图。属于控制器的电路表示在虚线的左边，SDRAM存储器表示在虚线的右边。在图4中示出的控制器与SDRAM存储器之间的主要链路是地址总线，数据总线和时钟链路。还有其管理与地址和数据总线相同的cs,ras,…控制总线，为清楚起见在该图中未示出。控制器在地址总线上发送地址信号(AD)给SDRAM存储器。经双向数据总线在控制器与SDRAM存储器之间交换数据信号(DO)。最后，将在控制器时钟输出端获得的时钟信号H通过时钟链路发送到SDRAM存储器的时钟输入端。这样，与图3中所描述的电路不同，时钟信号直接来自SDRAM控制电路。信号向SDRAM存储器的转移地址信号AD来自输出寄存器r4。从这一寄存器输出的信号通过输出接口电路p1，通常称为“衰减器(pad)”，然后在控制器的输出端得到它们。在必要的采样或者对接之后，寄存器r4的输入端接收内部地址信号ADi，它们是来自在控制器的输入端接收的地址的信号。类似地，将要发送到缓冲存储器的数据信号DO来自输出寄存器r5。从这一寄存器输出的信号通过一个三态输出接口电路或者衰减器p2，然后在控制器的输出端得到它们。寄存器r5的输入端接收要写入存储器的内部数据信号Di_w，亦即在必要的采样或对接之后在控制器的输入端接收的数据。至于在时钟输出端获得的时钟信号，其来自输出接口电路或者衰减器p3。该电路在其输入端接收内部时钟信号clki_b，该信号对应于在信号反相后在控制器输入端接收的时钟信号。称之为clki的信号代表作为信号clki_b的逆的内部时钟信号。寄存器r4和r5在它们的时钟输入端接收信号clki。转移到控制器的信号由SDRAM存储器在数据总线上发送的数据信号被控制器所接收然后传送到寄存器r1的输入端。在控制器时钟输出端得到的时钟信号再在控制器的时钟/存储输入端输入，这一输入端是与控制器的时钟输入端不同的一个输入端。该时钟/存储输入端连接到寄存器r1的时钟输入端，寄存器r1是一组三个串联寄存器中的第一个。第一寄存器r1的输出端连接到由时钟信号clki_b控制的第二寄存器r2的输入端，第二寄存器的输出端连接到第三寄存器r3的输入端，第三寄存器本身由时钟信号clki控制，以便在其输出端传送数据Di_r。写操作分别在寄存器r4和r5中，例如在时钟信号clki的上升沿对涉及有待写入本文档来自技高网...

【技术保护点】
一种用于同步动态随机存取存储器的同步设备，所述设备由地址总线（ＡＤ）和数据总线（ＤＯ）连接到至少一个存储器（７），存储器（７）具有时钟输入端，该设备包含接收要在数据总线上发送到存储器的数据（Ｄｉ＿ｗ）的第一缓冲器（ｒ５），接收要在地址总线上发送到存储器的地址（ＡＤｉ）的第二缓冲器（ｒ４），以及接收来自存储器的数据并在数据总线上发送的第三缓冲器（ｒ１），其特征在于：在时钟输出端，它将待发送的时钟信号（ｃｌｋｉ＿ｂ）传送到存储器（７）的时钟输入端，可能除了已经历信号反相，用于缓存地址和数据的时钟信号（ｃｌｋｉ）与在时钟输出端上传送的信号（ｃｌｋｉ＿ｂ）是相同的，以及同一信号（ｃｌｋｉ＿ｂ）为第三缓冲器（ｒ１）所利用，以缓存动态存储器在数据总线上发送的数据。

【技术特征摘要】
FR 1997-12-24 97164761．一种用于同步动态随机存取存储器的同步设备，所述设备由地址总线(AD)和数据总线(DO)连接到至少一个存储器(7)，存储器(7)具有时钟输入端，该设备包含接收要在数据总线上发送到存储器的数据(Di_w)的第一缓冲器(r5)，接收要在地址总线上发送到存储器的地址(ADi)的第二缓冲器(r4)，以及接收来自存储器的数据并在数据总线上发送的第三缓冲器(r1)，其特征在于在时钟输出端，它将待发送的时钟信号(clki_b)传送到存储器(7)的时钟输入端，可能除了已经历信号反相，用于缓存地址和数据的时钟信号(clki)与在时钟输出端上传送的信号(clki_b)是相同的，以及同一信号(clki_b)为第三缓冲器(r1)所利用，以缓存动态存储器在数据总线上发送的数据。2．如权利要求1所述的设备，其特征在于在该设备的输出端通过接口电路(也称为衰减器)发送寄存器r4和r5的输出信号和信号...

【专利技术属性】
技术研发人员：让马克阿拉德，弗雷德里克普利索恩尼奥，阿兰索里恩，
申请(专利权)人：汤姆森多媒体公司，
类型：发明
国别省市：FR[法国]