存储器读出电路及静态随机存取存储器制造技术

本发明专利技术提供一种以低耗电、高速化为存储器设计的重要的因素，仅切换延迟电路的门电路段数，可容易调整.最佳化的存储器读出电路。该存储器读出电路，在通过差动放大位线对的电位振幅的读出放大器２４读出矩阵状排列的ＳＲＡＭ单元１２的ＳＲＡＭ中，具有以同一线上的ＳＲＡＭ单元为有效，以字线为非有效的信号和同时形成以读出放大器为有效信号的延迟电路５０。该延迟电路是由纵连接的反相器构成的，通过ＦＩＢ手法，容易变更反相器段数。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种存储器读出电路，特别是指SRAM(Stotic RandomAccess Me mory静态随机存取存储器)的读出电路。近年来，半导体元件的微小化技术的进展是显著的，在使用这样元件的SRAM中，也要求低耗电及高速化。关于SRAM动作的读出/写入的动作比率，一般读出动作占7-8成，为了谋求SRAM的低耗电，实现读出动作的低耗电是有效的。另一方面，决定SRAM的动作速度的重要因素是关于读出动作的取数时间，为了谋求SRAM的高速化，需要缩短(读出动作时的)取数时间。在特开平9-231767号公报上公开将SRAM的读出高速化的技术。如按照该已有技术，虽然用门电路段数控制以读出放大器为有效信号的发生同步的调整的方法已被记载，但没涉及减少耗电。下面简要说明附图。图1表示以往的SRAM的构成。图2表示读出放大器活性同步生成电路的构成图。图3是为说明图1的SRAM的动作的脉冲波形图。图4是表示被模型化的延迟电路图。图5是表示本专利技术的一实施例的SRAM的电路构成图。图6是表示延迟电路的构成图。图7是为说明图5的SRAM的动作的脉冲波形图。下面说明符号。10-存储器单元部；12-存储器单元；14、16-位线；18-位线电荷电路；20-位线选择电路；22-字线；24-读出放大器；25-读出放大器活性同步生成电路；26-写入电路；28-输出电路；32-Y地址译码器；34-时钟信号控制电路；36、40-反相器；38-X地址译码器；42-写入信号控制电路；50-延迟电路。图1是当本专利技术公开时，为使本专利技术容易被理解，所示的一般已有的SRAM的构成。图1的SRAM是同步式SRAM，存储器单元具有X-Y矩阵状排列的存储器单元部10。各存储器单元12通过在Y轴方向的列单位互补的位线对14，16分别连接位线电荷电路18及位线选择电路20。同样，X轴方向的同一线上的存储器单元在行单位通过字线22连接读出放大器活性同步生电路25。读出放大器活性同步生成电路25连接X地址译码器38，位线选择电路20连接读出放大器24及写入电路26。读出放大器24连接输出电路28，输出电路28及写入电路26连接数据输入输出线30。位线选择电路20连接Y地址译码器32。时钟信号控制电路34分别连接读出放大器24，读出放大器话性同步生成电路25及位线电荷电路18，同样，通过反相器36连接X地址译码器38。读出放大器话性同步生成电路25连接读出放大器24及通过反相器40连接X地址择码器38。写入控制电路42分别连接读出放大器活性同步生成电路25及写入电路26。图2表示读出放大器活性同步生成电路25的电路构成。是用MOS晶体管，NAND门电路等构成。读出放大器活性同步生成电路是生成启动读出放大器的信号和以字线为非有效的信号的电路。下面，参照图3的读出时的脉冲波形图，说明图1的SRAM的读出动作。图3中，(a)表示外部时钟信号OCLK，(b)表示预充电信号PS，(c)表示以字线为非有效的触发信号(读出时)SAEB，(d)是表示字线有效期，(e)是表示以读出放大器为有效的触发信号SAE，(f)是表示位线对14、16的电位，(g)是表示由位线选择电路20输出的位线对15、17的电位。在时钟信号控制电路34中，由外部时钟信号OCLK形成相位延迟的预先充电信号PS。另一方面，X地址及Y地址是通过X地址译码器38及Y地址译码器32分别译码的。读出放大器活性同步生成电路25，生成以读出放大器为有效信号SAE。该信号SAE由反相器40反转，作为以同一线上的存储器单元12为有效的X行选择线，以字线22为非有效信号SAEB，被输入到X地址译码器38。另外，预充电信号PS，通过反相器36，作为被反转信号PSB(图3中没示出)被输入X地址译码器38。由预充电信号PS的下降沿，位线电荷电路18将位线对14、16预充电，之后，通过信号PSB的下降沿，字线22为有效，选择读出存储器单元。选择的存储器单元，开始放电，在位线对之间产生电位差。另一方面，由信号PS的上升沿，读出放大器活性同步生成电路25开始放电，根据构成图2所示的读出放大器活性同步生成电路的晶体管的尺寸(门电路幅度)，决定的延迟时间后，信号SAE为高，使读出放大器24动作。另外，信号SAEB在其下降沿，字线22为低，结束读出单元的选择。在图3的脉冲波形图(d)中，字线表示非有效的同步，在外部时钟信号OCLK的上升沿时刻开始的时间t1，并且在脉冲波形图(e)中，信号SAE用外部时钟信号OCLK的上升沿时刻开始的时间t2表示高的同步。这些时间t1、t2，如所述的那样，通过构成读出放大器活性同步生成电路25的晶体管的门电路幅度，按明确的延迟时间决定。读出放大器24的动作同步是由关系选择出的读出单元的位线对14、16的电位的振幅，在图1的电路中，由位线选择电路20输出的位线对的电位的振幅ΔV2决定为读出放大器24的工作最小电压以上时刻以后的时刻。在图1说明的以往的SRAM的耗电是由存储器单元部分的元件支配的，以512W×16bit的SRAM为例，读出时的全部耗电的约5成是存储器单元部分的耗电，剩下的5成是由译码器、读出放大器，输出电路等耗电。存储器单元部分的耗电，具体地说，主要是由位线对的充电电流/放电电流耗电。一般的充电电流/放电电流，是由下式I=f×c×ΔV(f工作频率、c位线负载容量、ΔV振幅电位)来决定的。这里，位线对的电位振幅为ΔV1、存储器单元的X方向(字线方向)的线上的配列数为n，当字线为有效时，线上的存储器单元全部驱动，由于对n组的位线对产生电位差，ΔV按下式计算ΔV=n×ΔV1，由此，存储器单元部分的电流Icell为Icell=f×c×n×ΔV1由此，我们知道频率f、负载容量c如果不变化，如果存储器单元的位线对的电位的振幅ΔV1是m倍，则存储器单元的电流成为m倍。因此，存储器单元部分的耗电依赖于位线对的电位振幅ΔV1。另外，SRAM的读出速度，信赖于信号SAE的输出同步。图1所示出的以往的SRAM的构成，使读出放大器工作的同步是由读出放大器活性同步生成电路的构成和构成其的晶体管的门电路的幅度决定的。所述以往的SRAM存在以下问题。(1)、SRAM不能同时实现读出时的高速化和低耗电(特别是在特开平9-2317 67号公报上刊载的SRAM)。(2)、构成读出放大器活性同步生成电路的晶体管的门电路的幅度由于在制造时的扩散工序中决定，SRAM的设计难以最佳设计。(3)、构成读出放大器活性同步生成电路的晶体管的门电路的幅度由于在制造时的扩散工序中决定，在SRAM的设计时，对实际芯片的评价时反馈需要时间，需要的TAT(开发时间)长。因此，本专利技术的目的是提供一种以低耗电、高速化的存储器为设计重要的因素，用仅切换延迟电路的门电路段数，可容易调整最优化的存储器读出电路。本专利技术的另一目的是提供一种用短TAT可进行SRAM开发的存储器读出电路。本专利技术的又一目的是提供一种具有这样的存储器读出电路的SRAM。所述那样的RAM的耗电，支配存储器单元部分的耗电。存储器单元部分的耗电是用所述的主位线对的电位振幅决定的。该位线对的电位振幅(实际是通过位线选择电路的传输门的位线对的电位振幅)，用差压动作式读出放大器放大时，用满本文档来自技高网...

【技术保护点】
一种存储器读出电路，是将矩阵状排列的ＳＲＡＭ单元通过卷动放大位线对的电位的振幅的读出放大器读出的存储器读出电路，其特征于，以同一线上的ＳＲＡＭ单元为有效，以字线为非有效信号，和以相同的基准信号为基础形成以所述读出放大器为有效的信号。

【技术特征摘要】
JP 1998-2-19 037250/981．一种存储器读出电路，是将矩阵状排列的SRAM单元通过卷动放大位线对的电位的振幅的读出放大器读出的存储器读出电路，其特征于，以同一线上的SRAM单元为有效，以字线为非有效信号，和以相同的基准信号为基础形成以所述读出放大器为有效的信号。2．根据权利要求1所述的存储器读出电路，其特征在于，具有调整以所述字线为非有交的所述信号的同步的第1同步调整电路。3．根据权利要求2所述的存储器读出电路，其特征在于，具有调整以读出放大器为有效的所述信号的同步的第2同步调整电路。4．根据权利要求3所述的存储器读出电路，其特征在于，所述第2同步调整电路调整以所述读出放大器为有效信号的同步，使所述字线对的电位的振幅为所述读出放大器的动作最小电压。5．根据权利要求4所述的存储器读出电路，其特征在于，所述第1及第2同步调整电路，调整以同一线上的SRAM单元为有效，以字线为非有效的同步和以读出放大器为有效的同步是相同的。6．根据权利要求2-5中任何一项所述的存储器读出电路，其特征在于，所述第1和/或第2同步调整电路，分别由通过接线纵连接的多个门电路构成的延迟电路。7．根据权利要求6所述的存储器读出电路，其特征在于，可变更所述多个门电路的个数。8．根据权利要求7所述的存储器读出电路，其特征在于，所述门电路的个数的变更，是用聚束离子束...

【专利技术属性】
技术研发人员：佐乡朋英，
申请(专利权)人：日本电气株式会社，
类型：发明
国别省市：JP[日本]