改进的歪斜指针的产生制造技术

按照本发明专利技术，指针产生电路包括提供时钟周期的时钟和带有用来存储数据位的多个锁存器的移位寄存器。第一锁存器在时钟的第一时钟周期接收标志位。一个开关在第一时钟周期把标志位传输给移位寄存器。标志位传输到移位寄存器之后，开关把最后锁存器连接到第一个锁存器。所述标志位传输到下一个锁存器，其中所述下一个锁存器对于最后锁存器是第一锁存器，从而在每一个顺序的时钟周期按照时钟周期产生指针信号和存储在锁存器中的数据位。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及数据传输装置，更具体地说，涉及减小输出数据和时钟周期之间的时延的数据传输装置。在诸如存储装置等数字装置中，向先进先出(FIFO)装置传输数据或从其中输出数据是利用输入/输出指针控制的。FIFO是数据以输入时相同的顺序输出的存储装置。控制FIFO的指针和时钟之间的关系需要很好定义。对高频设计而言最好在指针和时钟之间维持一个基本上恒定的时延。参照附图说明图1，其中示出传统的8中出1译码器10。利用二进制计数器来产生输入和/或输出指针，使用译码器10输出一个代表从二进制计数器输入的数的位。为了译出“0”，输入为Q0＝0，Q1＝0和Q2＝0。FIFO锁存器<0>的指针输出是“0”，其余全部是1。译码器必须把所有的“0”翻转为“1”，并利用反相器12和NAND(“与非”)门14分别对它们进行NAND运算，以便分别输出译码器FIFO锁存器<0>。为了译码“7”，送到译码器的二进制计数器信号是Q0＝1，Q1＝1和Q2＝1。FIFO锁存器<7>的指针输出是“0”，而其余全部为“1”。译码器不使用反相器而使用全部的“1”。NAND门16对译码器的输入进行NAND运算，以便为FIFO锁存器<7>提供输出“1”。FIFO锁存器<1>至<6>的其它指针具有在译码器内的不同反相器组合，以便对二进制计数器的输入进行译码。由于门(反相器)的数目不同，FIFO锁存器<0>指针比FIFO锁存器<7>表现出较大的时延。参照图2，定时图示出与FIFO锁存器<0>和<7>的指针对比的时钟脉冲(CLK)。“0”的译码包括反相器12，后者在FIFO锁存器<0>和CLK之间引入额外的时延。该时延用 代表。“7”的译码不包括反相器。其时延用td代表。额外的时延 一般在几百微微秒的数量级。指针信号中这种相对于CLK的不确定性是不希望有的。参照图3，针对先有技术示出另一个定时图，直观地描绘时钟信号CLK与指针信号PTR<0>，PTR<1>，和PTR<7>。每一个指针信号都有一个与此相关的时延 ，并在该定时图中指出。正如从图3看出的， 。时延之间的这些不相等性导致数据输出Dout时间上的差异，正如由 和 指示的。 造成歪斜问题。因此，需要有一种产生相对于时钟具有基本上相同的时延的指针的方法。还需要一种为FIFO存储器提供相对于时钟具有基本上相同的时延的指针的方法。按照本专利技术，指针产生电路包括用来提供时钟周期的时钟；以及用来存储数据位并带有多个锁存器的移位寄存器。一个开关在第一时钟周期把标志位传输到移位寄存器。标志位传输到移位寄存器之后，该开关把最后一个锁存器连接到第一个锁存器。标志位传输到下一个锁存器，其中下一个锁存器对于最后锁存器来说是第一锁存器，从而在每一个顺序的时钟周期按照时钟周期产生指针信号以及存储在这些锁存器中的数据位。按照本专利技术的另一个指针产生电路包括用来提供时钟周期的时钟。移位寄存器包括用来储存数据位的多个锁存器。在时钟的第一时钟周期第一锁存器接收标志位。在第一时钟周期一个开关把标志位传输到移位寄存器。该开关在标志位被传输到移位寄存器之后把最后一个锁存器连接到第一个锁存器。标志位被传输到下一个锁存器，其中，对最后一个锁存器而言下一个锁存器就是第一锁存器，从而在每一个顺序的时钟周期上按照时钟周期产生输出信号以及存储在这些锁存器中的数据位。包括一个脉冲发生电路，用来接收输出信号并产生具有预定脉冲宽度的指针信号。在一个替代的实施例中，标志位最好是数字“1”，并且除包括该标志位的锁存器以外的各个锁存器都是数字“0”。移位寄存器可以包括8个锁存器。移位寄存器的锁存器可以输出到先进先出(FIFO)存储装置。每一个时钟周期可以包括第一信号沿，并且这些锁存器最好这样输出指针信号，使得来自每一个锁存器的指针信号的时间延迟相对于相应的时钟周期的第一信号沿基本上是相等的。该电路可以被包括在集成电路芯片上。先进先出存储器用的指针产生方法包括以下步骤提供指针发生电路，它包括用来提供时钟周期的时钟、包括多个用来存储数据位的锁存器的移位寄存器、以及在时钟的第一时钟周期接收标志位的第一锁存器；将锁存器初始化至一个数据位值；把标志位传输给第一锁存器；把最后一个锁存器连接到第一锁存器；把标志位传输给下一个锁存器，其中与每一个时钟周期对应，下一个锁存器对最后一个锁存器而言是第一锁存器；以及通过输出存储在这些锁存器中的数据位，与时钟周期一致地产生指针信号。在另一种方法中，标志位最好是数字“1”，而数据位值是数字“0”。移位寄存器可以包括8个锁存器。产生指针信号的步骤可以包括通过把存储在这些锁存器中的数据位输出到脉冲发生电路而与时钟周期一致地产生指针信号的步骤。该方法还可以包括由脉冲发生电路产生具有预定脉冲宽度的脉冲的步骤。每一个时钟周期可以包括第一信号沿，并且该方法还可以包括以下步骤从锁存器以这样的方式输出指针信号，使得来自每一个锁存器的指针信号的时间延迟相对于相应的时钟周期的第一信号沿基本上相等。指针产生电路最好包括一个开关，并且该方法还可以包括以下步骤在第一时钟周期通过该开关把标志位传输到移位寄存器，并在标志位传输到移位寄存器之后，通过该开关把最后一个锁存器连接到第一锁存器。结合附图阅读对本专利技术的一些说明性实施例的以下详细描述，本专利技术的这些和其它的目的、特征和优点将变得更加清晰。本公开将参照附图详细地陈述以下最佳实施例，附图中图1是指针产生电路的示意图，示出传统的译码器电路和二进制计数器，用以产生先进先出存储装置的指针；图2是图1指针产生电路的定时图，示出按照先有技术的不同指针相对于公用的时钟的不同的时延；图3是按照先有技术的指针产生的定时图；图4是按照本专利技术的指针产生电路的示意图，示出移位寄存器和开关，最好用来为先进先出存储装置产生指针；图5是图4的按照本专利技术的指针产生电路的示意图，示出具有向其传输标志数据位的移位寄存器和开关，后者为额外的标志位而断开，并且为了能够把最后一个锁存器的输出连接到第一锁存器的输入而接通。图6是按照本专利技术的图4和5的指针产生电路的定时图，具体地显示不同指针相对于公共时钟的时延；图7是按照本专利技术的图4的指针产生电路的示意图，示出输出到脉冲发生电路的移位寄存器，用来把指针脉冲设置为预定的脉冲宽度；图8是按照本专利技术的另一个指针产生和FIFO电路的示意图；以及图9是按照本专利技术的图8的指针产生的定时图。本公开涉及数据传输装置，更具体地说，涉及在输出数据指针和时钟周期之间提供均匀时延的数据传输装置。本专利技术使用移位寄存器来产生指针。作为另一方案，本专利技术使用脉冲发生电路，它按照移位寄存器的输出来产生指针。脉冲发生器提供预定宽度的脉冲。本专利技术有益地使用移位寄存器来提供各个指针之间的相对于时钟更加均匀的时延。本专利技术不必像传统的系统所作那样需要二进制本文档来自技高网...

【技术保护点】
一种用来产生控制先进先出电路的指针的指针产生电路，它包括：时钟，用来提供时钟周期；移位寄存器，它包含多个锁存器，用来存储数据位，第一锁存器在所述时钟的第一时钟周期接收标志位；开关，用来在所述第一时钟周期把所述标志位传输给所述移位 寄存器，在把所述标志位传输到所述移位寄存器之后，所述开关把最后一个锁存器连接到第一个锁存器；以及所述标志位被传输到下一个锁存器，其中所述下一个锁存器对于所述最后锁存器是第一锁存器，从而在每一个顺序的时钟周期按照所述时钟周期产生指针信号和 存储在所述锁存器中的数据位。

【技术特征摘要】
US 1999-3-22 09/2738421.一种用来产生控制先进先出电路的指针的指针产生电路，它包括时钟，用来提供时钟周期；移位寄存器，它包含多个锁存器，用来存储数据位，第一锁存器在所述时钟的第一时钟周期接收标志位；开关，用来在所述第一时钟周期把所述标志位传输给所述移位寄存器，在把所述标志位传输到所述移位寄存器之后，所述开关把最后一个锁存器连接到第一个锁存器；以及所述标志位被传输到下一个锁存器，其中所述下一个锁存器对于所述最后锁存器是第一锁存器，从而在每一个顺序的时钟周期按照所述时钟周期产生指针信号和存储在所述锁存器中的数据位。2.权利要求1中所述的电路，其特征在于所述标志位是具有第一极性的位，而除包括所述标志位的锁存器以外的其它锁存器都包括具有第二极性的位。3.权利要求1中所述的电路，其特征在于所述移位寄存器包括8个锁存器。4.权利要求1中所述的电路，其特征在于所述移位寄存器的所述锁存器向先进先出存储装置输出。5.权利要求1中所述的电路，其特征在于每一个时钟周期包括第一信号沿，并且所述锁存器以这样的方式输出指针信号，使得从每一个锁存器输出的指针信号相对于相应的时钟周期的所述第一信号沿的时间延迟都基本上相等。6.权利要求1中所述的电路，其特征在于所述电路被包括在集成电路芯片上。7.一种用来产生控制先进先出电路的指针的供存储装置用的指针产生电路，它包括时钟，用来提供时钟周期；移位寄存器，它包含多个锁存器，用来存储数据位，在所述时钟的第一时钟周期第一锁存器接收标志位；开关，用来在所述第一时钟周期把所述标志位传输给所述移位寄存器，所述开关在把所述标志位传输到所述移位寄存器之后把最后一个锁存器连接到第一个锁存器；所述标志位被传输到下一个锁存器，其中，对所述最后锁存器而言所述下一锁存器就是所述第一锁存器，从而在每一个顺序的时钟周期上按照时钟周期产生输出信号和存储在所述锁存器中的数据位；以及脉冲产生电路，用以接收所述输出信号，并且产生具有预定脉冲宽度的指针信号。8.权利要求7中所述的电路，其特征在于所述标志位是具有第一极性的位，而除包括所述标志位的锁存器以外的其它锁存器都包括具有第二...

【专利技术属性】
技术研发人员：G弗兰科夫斯基，
申请(专利权)人：因芬尼昂技术北美公司，
类型：发明
国别省市：US[美国]