同步型半导体存储器制造技术

将对外部控制信号／ＲＡＳ解码以产生内部控制信号ＲＡＬ的控制信号发生器２８分成同步电路４０和时序调整电路４２两部分。同步电路４０包括响应于彼此互补的内部时钟信号Ｐ１、Ｐ２的锁存电路４４、５４、６４、６８，与内部时钟信号Ｐ１、Ｐ２同步地产生表示工作模式的状态转换信号ＲＡＳＰ１、ＲＥＡＤＰ１、ＷＲＩＴＥＰ１。时序调整电路４２以这些状态转换信号的上升或下降边缘为基准来调整内部控制信号的时序。因此，该控制信号发生器的设计是容易的。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及同步型半导体存储器，特别涉及取入与时钟信号同步的多个外部控制信号，响应于该取入的外部控制信号，在多个工作状态间转换的同步型半导体存储器。在半导体存储器中，有与时钟信号同步工作的同步型半导体存储器和非同步型半导体存储器。例如，非同步型DRAM(动态随机存取存储器)非同步地取入作为表示工作模式指令的RAS(行地址选通脉冲)信号、CAS(列地址选通脉冲)信号、WE(写入启动)信号等外部控制信号。DRAM内的控制信号发生器使用非同步的S-R触发电路、延迟电路等，按照该取入指令产生各种内部控制信号。内部控制信号是读出来自存储单元阵列的数据或在存储单元阵列中写入数据的信号，例如，把行地址信号锁存在行地址缓冲器中的RAL(行地址锁存)信号，激活行解码器的RADE(行地址启动)信号，激活字线驱动器的WLE(字线启动)信号，把列地址信号锁存在列地址缓冲器中的CAL(列地址锁存)信号，激活列解码器的CDE(列解码器启动)信号等。如果RAS信号被激活，那么RAL信号被激活，以该RAL信号的边缘为基准，RADE、WLE信号等的行系统的内部控制信号被连锁地激活。此外，如果RAS信号进行非激活，那么WLE信号进行非激活，以该WLE信号的边缘为基准，行系统的内部控制信号进行连锁地非激活。另一方面，SDRAM(同步动态随机存取存储器)取入与时钟信号同步的RAS信号、CAS信号、WE信号等外部控制信号，而RAL信号、RADE信号、WLE信号等内部控制信号按与上述非同步型DRAM基本相同的方法连锁地生成。如上所述，为了在以往的控制信号发生器内连锁地生成内部控制信号，必须有用于准确调节内部控制信号的上升边缘和下降边缘时刻的复杂电路。因此，在设计存储单元阵列结构不同的DRAM的情况下，必须大幅度地变更控制信号发生器的结构。此外，在设计工作模式不同的DRAM的情况下，同样也必须大幅度地变更控制信号发生器的结构。其结果，在设计各种DRAM上需要长的时间。本专利技术的目的在于提供具有被简化的控制信号发生器的同步型半导体存储器。本专利技术的另一目的在于提供设计工期短的同步型半导体存储器。按照本专利技术，与时钟信号同步取入多个外部控制信号，响应于该取入的外部控制信号，在多个工作状态间进行转换的同步型半导体存储器具备存储单元阵列、读出写入电路和控制信号发生器。读出写入电路读出来自存储单元阵列的数据，并且在存储单元阵列中写入数据。控制信号发生器产生用于控制读出写入电路的内部控制信号，并供给读出写入电路。控制信号发生器包括同步电路和时序调整电路。同步电路在与时钟信号同步下响应于外部控制信号产生分别表示多种工作状态的多个状态转换信号。时序调整电路在与时钟信号非同步下响应于状态转换信号产生内部控制信号。由于上述同步型半导体存储器的控制信号发生器被分成同步电路和时序调整电路两部分，所以工作状态的转换仅由同步电路来控制，而内部控制信号的时序仅由时序调整电路来调整。因此，在存储单元阵列的结构上有变更的情况下，可以仅变更时序调整电路，可以容易地设计与存储单元阵列的多样结构对应的控制信号发生器。另一方面，在工作状态(模式)上有变更的情况下，可以仅变更同步电路，可以容易地设计与多样工作模式对应的控制信号发生器。其结果，可以缩短设计工期。上述时序调整电路最好使状态转换信号的上升边缘和／或下降边缘延迟，并规定内部控制信号的上升边缘和／或下降边缘。因此，时序调整电路不需要锁存电路，可以主要仅由延迟电路构成。上述同步型半导体存储器最好还备有响应于时钟信号并产生彼此互补的第一和第二时钟信号的相位时钟发生器。同步电路在第一时钟信号从第一逻辑电平变为第二逻辑电平时激活状态转换信号中的一个信号，产生一个状态转换信号，在第二时钟信号从第一逻辑电平变为第二逻辑电平时激活状态转换信号中的另一个信号，产生与上述一个状态转换信号相比把第一和第二时钟信号延迟半个周期的另一个状态转换信号。而且，上述时序调整电路最好包括响应于上述一个状态转换信号和上述另一个状态转换信号，并产生内部控制信号的或电路。因此，由于响应于延迟半个周期部分的状态转换信号而生成内部控制信号，所以未设置具有半个周期延迟时间的延迟电路，可以调整该内部控制信号的时序。其结果，可以减小时序调整电路的配置面积。或者，上述时序调整电路包括响应于第一或第二时钟信号和上述另一个状态转换信号而产生内部控制信号的与电路。因此，由于在时钟信号上升前已经决定了上述另一个状态转换信号的逻辑电平，所以在时钟信号上升后，可以立即产生内部控制信号。上述同步型半导体存储器最好还备有响应于时钟信号而产生彼此互补的第一和第二时钟信号的相位时钟发生器。同步电路包括指令解码器和第一锁存电路。指令解码器接受并解码外部控制信号。第一锁存电路在第二时钟信号中响应于锁存来自指令解码器的信号进行锁存。因此，外部控制信号在该设定期间中被解码。因此，可以加快工作速度。而且，上述指令解码器最好包括倒相器、传输门电路和与非电路。倒相器接受外部控制信号的其中一个。传输门电路接受外部控制信号的其中另一个。与非电路接受来自倒相器和传输门电路的输出信号。因此，外部控制信号没有任何延迟时间差地到达与非电路。存储单元阵列最好被分割成多个存储体。同步电路还包括存储体解码器、第二锁存电路、逻辑电路和第三锁存电路。存储体解码器接受并解码指定存储体的存储体地址信号。第二锁存电路在第二时钟信号中响应于来自存储体解码器的信号进行锁存。逻辑电路响应于第一和第二锁存电路中锁存的信号而输出信号进行锁存。第三锁存电路在第一时钟信号中响应于来自逻辑电路的信号进行锁存。因此，存储体地址信号利用第二锁存电路前的存储体解码器来解码，利用来自上述指令解码器的信号和逻辑电路来运算。因此，使第二锁存电路前所需要的逻辑电路的级数减少，由此可以缓和设定容限，而且可以减少锁存电路数。上述同步电路最好包括第一指令解码器、第一逻辑电路、第二逻辑电路、第二指令解码器和门电路。第一指令解码器解码外部控制信号。第一逻辑电路响应于来自第一指令解码器的信号，产生一个经过时钟信号的多个周期维持激活状态的状态转换信号。第二逻辑电路响应于来自第一逻辑电路的状态转换信号，产生把该状态转换信号变为非激活状态的第一复位信号并供给第一逻辑电路。第二指令解码器解码外部控制信号，产生把来自第一逻辑电路的状态转换信号变为非激活状态的第二复位信号。门电路连接在第一和第二逻辑电路之间，响应于第二复位信号而把来自第一逻辑电路的状态转换信号变为非激活状态。因此，在不确保预定的设定期间输入了外部控制信号的情况下，即使在第二复位信号中进入噪声，在第一复位信号中也不进入噪声。因此，即使经过多个周期应该维持激活状态的状态转换信号因第二复位信号的噪声变为错误的非激活状态，该状态转换信号也可以恢复至正常的激活状态。上述同步电路最好包括解码器和比较电路。解码器解码外部信号。比较电路把来自解码器的信号与状态转换信号进行比较。因此，在外部控制信号的设置期间中，由于解码外部信号的信号与状态转换信号进行比较，所以可以加快工作速度。存储单元阵列最好被分割成多个存储体。同步电路包括存储体解码器、存储体列激活电路、比较电路、预充电指令解码器和列结束电路。存储体解码器对指定存储体的存储体地本文档来自技高网...

【技术保护点】
一种同步型半导体存储器，与时钟信号同步地取入多个外部控制信号，响应于该取入的外部控制信号，在多个工作状态间进行转换，其特征在于： 包括： 存储单元阵列； 读出写入电路，从所述存储单元阵列中读出数据，并且对所述存储单元阵列写入数据；和 控制信号发生器，产生控制所述读出写入电路的内部控制信号，供给所述读出写入电路； 所述控制信号发生器包括： 同步电路，与所述时钟信号同步地响应于所述外部控制信号，产生分别表示所述多个工作状态的多个状态转换信号，和 时序调整电路，与所述时钟信号非同步地响应于所述状态转换信号，产生所述内部控制信号。

【技术特征摘要】
JP 1999-6-22 175332/991．一种同步型半导体存储器，与时钟信号同步地取入多个外部控制信号，响应于该取入的外部控制信号，在多个工作状态间进行转换，其特征在于包括存储单元阵列；读出写入电路，从所述存储单元阵列中读出数据，并且对所述存储单元阵列写入数据；和控制信号发生器，产生控制所述读出写入电路的内部控制信号，供给所述读出写入电路；所述控制信号发生器包括同步电路，与所述时钟信号同步地响应于所述外部控制信号，产生分别表示所述多个工作状态的多个状态转换信号，和时序调整电路，与所述时钟信号非同步地响应于所述状态转换信号，产生所述内部控制信号。2．如权利要求1所述的同步型半导体存储器，其特征在于所述时序调整电路使所述状态转换信号的上升边缘和／或下降边缘延迟，规定所述内部控制信号的上升边缘和／或下降边缘。3．如权利要求1所述的同步型半导体存储器，其特征在于所述同步型半导体存储器还包括二相时钟发生器，它响应于所述时钟信号，产生彼此互补的第一和第二时钟信号；所述同步电路在所述第一时钟信号从第一逻辑电平变化为第二逻辑电平时激活所述状态转换信号中的一个信号，产生所述一个状态转换信号，在所述第二时钟信号从第一逻辑电平变化为第二逻辑电平时激活所述状态转换信号中的另一个信号，产生与所述一个状态转换信号相比延迟了所述第一和第二时钟信号的半周期部分的所述另一个状态转换信号。4．如权利要求3所述的同步型半导体存储器，其特征在于所述时序调整电路包括或电路，该或电路响应于所述一个状态转换信号和所述另一个状态转换信号，产生所述内部控制信号。5．如权利要求3所述的同步型半导体存储器，其特征在于所述时序调整电路包括与电路，响应于所述第一或第二时钟信号和所述另一个状态转换信号，产生所述内部控制信号。6．如权利要求1所述的同步型半导体存储器，其特征在于所述同步型半导体存储器还备有二相时钟发生器，响应于所述时钟信号，产生互补的第一和第二时钟信号；所述同步电路包括第一锁存电路，响应于所述第二时钟信号而锁存所述外部控制信号；指令解码器，对所述第一锁存电路中锁存的信号解码；第二锁存电路，响应于所述第一时钟信号而锁存来自所述指令解码器的信号；和逻辑电路，响应于被所述第二锁存电路锁存的信号，产生所述状态转换信号。7．如权利要求1所述的同步型半导体存储器，其特征在于所述同步型半导体存储器还备有二相时钟发生器，它响应于所述时钟信号，产生彼此互补的第一和第二时钟信号，所述同步电路包括指令解码器，接受并解码所述外部控制信号；和第一锁存电路，响应于在所述第二时钟信号而锁存来自所述指令解码器的信号。8．如权利要求7所述的同步型半导体存储器，其特征在于所述指令解码器包括倒相器，接受所述外部控制信号中的一个信号；传输门，接受所述外部控制信号中的另一个信号；和与电路，接受来自所述倒相器和所述传输门电路的输出信号。9．如权利要求7所述的同步型半导体存储器，其特征在于所述存储单元阵列被分割成多个存储体，所述同步电路还包括；存储体解码器，接受用于指定所述存储体的存储体地址信号并对其解码；第二锁存电路，响应于所述第二时钟信号而锁存来自所述存储体解码器的信号；逻辑电路，响应于所述第一和第二锁存电路中锁存的信号而输出信号；和...

【专利技术属性】
技术研发人员：山内忠昭，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]