数据读出电路,读出放大器及其操作方法技术

在串行配置存储器中使用的一种读出放大器（２００）包括多个级，根据控制脉冲（ＳＡＥＮ）以受控制的方式（２７０）启动和禁止这些级。每当外部提供的时钟信号的第Ｎ个周期产生控制信号（ＳＡＥＮ），使用时钟来输出表示存储器的内容的位流。在一个较佳实施例中，利用Ｎ个如此的读出放大器（２００）以并行的方式来读出包括所访问的存储器位置的Ｎ个存储器单元（位）。因此读出放大器（２００）仅在足够于读出存储器单元的时间周期中激活。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储器，尤其涉及在串行配置存储器中使用的读出放大器。
技术介绍
串行配置存储器是和FPGA一起使用的器件。当对诸如FPGA之类的器件通电时，必须把它的每一个逻辑块配置成用于特定的逻辑操作，而且必须配置它的可编程的互连(interconnect)以在逻辑块之间提供选定路线来执行指定的逻辑功能。配置信息取位流的形式，把它馈送到FPGA并存储在器件中，其中位定义逻辑和FPGA元件的选定路线。串行配置存储器是包含配置位流的器件。串行配置存储器包括诸如PROM或E2PROM之类的存储器矩阵、地址计数器和提供程序和复位控制的支持逻辑。把地址计数器连接到时钟输入线上，并使之在时钟信号的每个上升沿和下降沿上递增。计数器输出的作用是对存储器阵列的每一位寻址，产生串行地输出到FPGA的位流。现今许多个人电子装置都是通过独立的电源，即电池通电的，所以总是考虑尽可能地节省电源。使功率消耗最小的要求遍及这些装置的设计的每个方面。FPGA用于许多如此的装置中，包括膝上计算机、笔记本计算机和蜂窝电话。因此，配置存储器提供一种进行改进的可能，以使功率消耗最小。专利技术概述本专利技术针对在存储器中使用的读出放大器方案，所述存储器接收外部时钟信号，并产生频率等于外部时钟的位流。读出放大器包括差分放大器级、电压基准级和数据锁存器。每当时钟的第N周期产生控制脉冲(或使能脉冲)。N是每个存储器位置的数据的长度(位数)。相应于控制脉冲的电路装置以规定的次序提供用于两级和数据锁存器的使能和禁止，因此，提供读出放大器的受控制的通电和断电程序。在一个较佳实施例中，使用N个如此的读出放大器同时读出包括存储位置的N个存储单元。控制脉冲具有足够的脉冲宽度，以允许每个读出放大器读出一个存储器单元，在该时间之后，禁止读出放大器。延迟一段时间才启动读出放大器，该段时间足够于使一个存储器位置地址递增并译码。这样，和存储器的N位数据串行地移位输出所需要的时间相比较，在短时间中对读出放大器通电。附图简述附图说明图1是根据本专利技术的存储器的系统方框图。图2A-2C和3示出本专利技术的数据高速缓冲存储器方案。图4是方框图，示出本专利技术的存储器阵列。图5是根据本专利技术的读出放大器的示意图。图6是定时图，示出本专利技术的读出放大器的工作。图7示出和读出放大器一起使用的延迟电路。图8是参与本专利技术的工作的主要信号的定时图。实现本专利技术的最佳模式参见图1，根据本专利技术的串行配置存储器100一般包括组织成8-位字节阵列的存储器阵列20。对于阵列，可以使用例如16-位字的另外的数据长度作为替代。一般，本专利技术可以工作于N-位数据长度，其中N最好是2的权。地址计数器40馈送到存储器阵列20，所述存储器阵列包括对存储器位置的地址译码的译码器。除以8(÷8)电路60的输出作为时钟触发地址计数器40。由外部提供的时钟信号驱动÷8电路，以提供外部时钟的每第8周期上的脉冲。图1示出一列由外部时钟提供的时钟脉冲和由÷8电路产生的所得到的脉冲。因此，把地址流馈送到存储器阵列20的速率是每8个时钟一个地址。再有，在一般情况中，对于N-位数据长度，电路是除以N电路，其中每第N个时钟产生一个地址。也由÷8电路驱动的写入控制模块32把用于读出和写入操作的信号提供给存储器阵列。此外，写入控制模块发信号到数据寄存器控制器36，以把从阵列20读出的数据锁存到数据寄存器42。存储器阵列20通过并行8-位数据通道21把所访问的8位字节输出到数据寄存器42。如上所述，数据寄存器控制器36操作数据寄存器，使之把从存储器20读出的字节(或N位数据)并行地装载到数据寄存器42，并把它的8位从串行数据输出线串行地移位输出。把串行数据输出线馈送到串行数据缓冲器50，所述缓冲器把位流传送到例如FPGA之类的外部装置(未示出)。串行数据缓冲器50还接收待写入存储器阵列20的数据，以完成配置存储器的程序。写入控制模块32和数据寄存器控制器36一起操作数据寄存器42，以使来自串行数据输入的数据串行地移位输入，并且将所移入的数据并行地写入存储器20。本专利技术的配置存储器进一步包括高速缓冲寄存器44，耦合该高速缓冲寄存器以在通电程序期间接收数据字节，以及在复位程序期间，把先前存储在高速缓冲寄存器44中的字节装载到数据寄存器42。高速缓冲寄存器控制器34控制高速缓冲寄存器完成这些操作，这将在下面描述。现在参见图2A，数据寄存器42和高速缓冲寄存器44包括一系列1-位级45。每个级45包括1-位寄存器42n和1-位高速缓冲锁存器44n。高速缓冲锁存器44n接收它的输入，该输入来自寄存器42n的输出。高速缓冲装载控制信号启动高速缓冲锁存器，以存储出现在它的输入线上的数据。把高速缓冲锁存器的输出馈送到开关43的输入。图2B示出用于高速缓冲锁存器44n的典型电路，它包括一个锁存器电路，通过由高速缓冲装载信号控制的传输门来选通对该锁存器电路的访问。寄存器42n接收来自开关41和开关43的输入，并包括预置控制输入。开关41接收来自数据线21n和串行数据输入的数据，并通过串/并(SER/PAR)控制线转换。把开关41的输出馈送到寄存器42n的数据输入。开关43接收来自高速缓冲锁存器44和来自数据线21n的数据，并由高速缓冲读出控制线转换。把开关43的输出馈送到寄存器42n的预置输入。寄存器42n是由外部时钟(未示出)触发的。把寄存器42n的输出馈送到串行数据输出线，并如上所述，馈送到高速缓冲锁存器44n。此外，把寄存器42n的输出经由通过晶体管48馈送回数据线21n，所述晶体管受写入/读出控制线控制。或门46的输出驱动预置控制输入，所述或门接收两者都来自高速缓冲控制器34的PIN复位信号和高速缓冲装载信号。预置控制造成寄存器42n锁存来自预置输入输入的数据而不是来自数据输入输入的数据。除了锁存到寄存器42n之外，预置控制把预置输入直接输入到寄存器的输出。将从下面的说明中明了这些特性的原因。在图2C中示出寄存器42n的典型电路。在图3所示的方式中，耦合在一起的8个1-位级45组成数据寄存器42和高速缓冲寄存器44(图1)。例如，通过把一个寄存器42n的串行数据输出耦合到接着的寄存器的串行数据输入可以构成数据寄存器42。来自存储器阵列20(图1)的8-位数据通道21包括级45的数据线21n。从保存最低有效位的级的串行数据输出线得到数据寄存器42的串行数据输出(图1)，而数据寄存器的串行数据输入是包含最高有效位的级的串行输入。各级的控制线是公用的。数据寄存器42和高速缓冲寄存器44一起完成四个基本任务数据寄存器从所访问的存储器位置以并行的形式接收数据；在串行输出线上把存储在数据寄存器中的的数据串行地移位输出；从串行输入线把待存储在存储器阵列20中的数据串行地移位输入；以及当写入存储器位置时，以并行的方式把数据提供给8个数据输入缓冲器(未示出)。任务1从所访问的存储器位置装载的数据包括并行读出操作。通过使包括数据寄存器42的每个1-位级45的写入/读出和串/并确立为低电平(LO)而完成该操作。写入/读出上的低电平使通过晶体管(pass transistor)48截止，以致来自存储器20的输出经由数据线21n馈送到开关41和43。还有，在串/并上的低电平使数据本文档来自技高网...

【技术保护点】
在具有组成为多个Ｎ－位数据的存储器单元的阵列和具有Ｎ个读出放大器的存储器中，一种操作每个读出放大器的方法，其中所述存储器对于时钟信号的每一个周期输出一位，且其中每个读出放大器包括差分放大器级、基准电压级和数据锁存器，其特征在于所述方法包括： （ｉ）产生具有第一和第二逻辑电平的使能脉冲； （ｉｉ）根据在所述第一逻辑电平处的所述使能脉冲，启动所述差分放大器级之一和所述基准电压级； （ｉｉｉ）在启动所述级之一以后，启动其它的所述级；以及 （ｉｖ）在子步骤（ｉｉ）之后，清除所述数据锁存器并把所述数据锁存器耦合到所述差分放大器级的输出； 从而通过阶段性地对其激励，使每个所述读出放大器受暂态信号的影响较小。

【技术特征摘要】
US 1998-4-22 09/064,8111．在具有组成为多个N-位数据的存储器单元的阵列和具有N个读出放大器的存储器中，一种操作每个读出放大器的方法，其中所述存储器对于时钟信号的每一个周期输出一位，且其中每个读出放大器包括差分放大器级、基准电压级和数据锁存器，其特征在于所述方法包括(ⅰ)产生具有第一和第二逻辑电平的使能脉冲；(ⅱ)根据在所述第一逻辑电平处的所述使能脉冲，启动所述差分放大器级之一和所述基准电压级；(ⅲ)在启动所述级之一以后，启动其它的所述级；以及(ⅳ)在子步骤(ⅱ)之后，清除所述数据锁存器并把所述数据锁存器耦合到所述差分放大器级的输出；从而通过阶段性地对其激励，使每个所述读出放大器受暂态信号的影响较小。2．如权利要求1所述的方法，其特征在于，产生所述使能脉冲的所述步骤包括同步于所述时钟信号，每当第N个时钟产生所述使能脉冲。3．如权利要求1所述的方法，其特征在于，产生所述使能脉冲的所述步骤包括(A)使所述时钟信号进行N分频；以及(B)使所述经分频的时钟延迟足够...

【专利技术属性】
技术研发人员：萨罗杰帕塔克，格伦A罗森戴尔，詹姆斯E佩恩，N汉佐，
申请(专利权)人：爱特梅尔股份有限公司，
类型：发明
国别省市：US[美国]