线性采样开关制造技术

将线性开关组合到有源采样保持开关中。有源采样保持电路对称，并配置成受理对称输入。２个线性开关将平衡输入的正输入信号耦合到２个不同的取样电容。采样电容充电后，另一组开关配置该采样电容，使一个采样电容处于运算放大器的反馈环，另一个电容则从运算放大器的输入接地。该配置中，电路具有２倍增益，从而运算放大器的输出为采样电容所采样电压的２倍。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

技术介绍
I.专利
本专利技术涉及模拟/射频电路设计，特别涉及一种模拟/RF开关。II.相关技术的说明简单的开关电容器采样保持电路可用于在模拟连续时间域与采样数据域之间进行转换。附图说明图1的原理示意图示出一简单的开关电容器采样保持电路。输入信号(Vin)一般是射频(RF)或中频(IF)信号，携带频段有限的调制信号，被加到以周期性钟频断开与闭合的开关20。电容器22接在开关20的输出端与公共地之间，在其两端产生输出电压。电容器22通常是一种线性聚合物一聚合物(poly-poly)或金属-金属电容器。输出信号(Vo)是一采样的数据信号。开关20被断开与闭合的采样频率，必须高于输入信号调制带宽的二倍，以满足Nyquist理论，因而对窄带信号而言，采样速率只要是调制带宽的二倍。就可以低于载频。应用低于输入信号的载频的采样频率称为亚采样，可用于将输入信号下变频至更低的频率。输出信号频谱包含输入信号以采样频率的倍数为中心的复制品，如可将输出信号(fout)的谱内容表示成公式。fout＝nfclk±fm(1)式中fclk等于采样频率，fin等于输入信号频率，n等于0，1，2，3……。输出信号经滤波可减小不希望频率的功率电平。例如，如果输入信号以240MHz载波为中心，而且采样电路以60MHz进行时钟控制，则调制的输入信号的复制品就出现于基带、60MHz、120Mhz、180MHz以及若干更高的频率。高于基带频率的复制品可被滤掉，只保留基带复制品。开关20的接通电阻不理想，因而即使在开关20闭合时，开关24仍有欧姆电阻。图2示意表示开关20闭合时的等效电路。电阻器26代表开关20的接通电阻。由于闭合开关的电阻特征，根据下面的公式2，输出信号与输入信号相关。vo=vin1+sRC---(2)]]>式中Vin是输入信号的电压电平，Vout是输出信号的电压电平，C是电容器的电容值，R是闭合开关的接通电阻。从公式2可以看出，开关型电容器采样电路显然起着低通滤波器的作用。实际上，开关20的电阻值不恒定，而是与输入信号的电压电平有函数系数。图3的x/y曲线表示一示例单nMOSFET开关的电阻值是输入信号电压电平的函数。图3中，水平轴代表输入信号电压电平(伏)，垂直轴以欧姆的对数标度代表开关的欧姆电阻(Ω)。如图3所示，FET的接通电阻与加在FET上的输入信号电压电平有着强烈的函数关系。分析图3的曲线，公式3更精密地反映了开关20接通电阻的作用。vo=vin1+sR(vin)C---(3)]]>式中R(Vin)等于闭合开关的电压电平相依的接通电阻。由公式3发现，该开关不仅起着低通滤波器的作用，而且该低通滤波器的响应还是输入信号电压电平的函数。因此，该开关呈非线性，并对输出信号产生极高程度的畸变。图4示意示出平行的nMOSFET与pMOSFET(金属氧化物半导体场效应晶体管)开关24。只要输入信号的电压范围保持在对其偏置的电源电压内，该并联开关24就使信号导通。并联开关24呈现的接通电阻几乎很少随输入信号电平变化，因而可提供更线性的响应。图5的x/y曲线表示原有技术的并联开关的电阻值与输入信号电压电平的函数关系，图中水平轴代表输入信号电压电平(伏)，垂直轴代表并联开关的欧姆电阻(Ω)。注意，在1.0～1.4伏内，开关电阻变化约为2.5倍(即R(vin＝1)*2.55＝R(vin＝1.4))，接通电阻随输入电压如此高程度的变化，会造成采样过程明显的畸变。原有技术并联开关的接通电阻的频响特性还依赖于输入电压电平。图6的x/y曲线示出了原有技术并联开关的频响特性，实曲线28代表输入电压电平为1.4伏该并联开关的频响应特性，虚曲线30代表输入电压电平为1.0伏时的频响特性。图7的x/y曲线示出原有技术并联开关的相位响应特性，实曲线32代表输入电压电平为1.4伏时该并联开关的相位响应，虚曲线34代表输入电压电平为1.0伏时的相位响应，高频特性的发散是输入信号的函数，对开关性能增添了附加的非线性，且容易使输出信号产生更大的畸变。当用具有如此非线性特性的开关对高频RF信号作亚采样时，得到的样本有畸变，因而无法精确地反映该RF信号实际的特性。若畸变的样本在接收机内进一步处理，该畸变就产生误差。该误差可以如此地明显，以致无法在高频时应用该开关，而且必须应用更昂贵、更大型和耗电的下变频方法。因此，本行业要求开发一种具有更线性的响应特性的开关。
技术实现思路
一种线性开关由p沟道和n沟道场效应晶体管(FET)构成，p沟道FET的源节点耦合至n沟道FET的漏节点而形成该开关的一端，p沟道FET的漏节点耦合至n沟道FET的源节点以形成开关的另一端。n沟道FET具有n沟道宽度，p沟道FET具有p沟道宽度；为提高得出的开关的接通电阻随施加至一个端的输入电压和另一端产生的输出电压而变化的线性度，p沟道宽度要大于n沟道宽度。在一实施例中，采样电容器耦合至开关的输出端，开关的输入端接至带限调制信号。互补时钟信号耦合至p沟道与n沟道两个FET的栅节点，该信号的工作频率低于带限调制信号的中心频率。输出端产生亚采样型带限调制信号。在另一实施例中，将线性开关配入有源采样保持开关，该有源采样保持电路呈对称，配置成接受平衡输入。两只线性开关将平衡输入的正输入信号耦合至两个不同的采样电容器。待采样电容器充电后，另一组开关对采样电容器配置，使一只采样电容器处于某运放的反馈中，而另一只采样电容器从该运放的输入端接至地。这种配置，运放的增益为2，输出是采样电容器采样电压的二倍。在再一实施例中，将线性开关配入双采样开关，该双采样开关呈对称，配置成接受平衡输入。两只线性开关轮流将第一与第二采样电容器适时地耦合至平衡输入的正输入信号。当第一采样电容器耦合至该输入时，将第二采样电容器接入运放的反馈；同样地，当第二采样电容器耦合至输入时，将第一采样电容器接入该运放的反馈，从而作2倍频采样。附图概述通过以下接点合附图所作的详细描述，本专利技术的特征、目的和优点就更清楚了。图1是简型开关电容器采样保持电路的原理图。图2是图1开关电路的开关闭合时的示意等效电路。图3是x/y曲线图，表示原有技术单一nMOSFET开关的电阻值与输入信号电压电平的函数关系。图4是并联nMOSFET与pMOSFET开关的示意图。图5是x/y曲线图，表示原有技术并联开关的电阻值与输入信号电压电平的函数关系。图6是x/y曲线图，表示原有技术并联开关的频响特性。图7是x/y曲线图，表示原有技术并联开关的相位特性。图8是开关电容器采样保持电路的示意图，该电路包括按本专利技术配置的线性电阻并联开关。图9是x/y曲线图，表示按本专利技术配置的示例并联开关的电阻值与输入信号电压电平的函数关系。图10是x/y曲线图，表示按本专利技术配置的一示例并联开关的频响特性。图11是x/y曲线图，表示按本专利技术配置的一示例并联开关的相位特性。图12是采样保持电路一示例实施例的示意图，该电路包括按本专利技术配置的并联开关。图13是表示操纵图12电路的时钟的时间关系的时序图。图14是双采样、单位增益开关电容器电路示例实施例的示意图，该电路包括按本专利技术配置的并联开关。图15是表示操纵图14电路的时钟的时间关系的时序图。专利技术的详细描述先参照图8，该图示意示出的开关本文档来自技高网...

【技术保护点】
一种亚采样的采样保持电路，其特征在于，该电路包含： 配置成耦合到频带有限已调信号的均衡输入； 第１和第２线性开关，各开关具有耦合到所述均衡输入的正输入的第１端，并且配置成由相１时钟的延迟相位进行时钟控制； 耦合到所述第１线性开关的远端的第１保持电容； 耦合到所述第２线性开关的远端的第２保持电容； 第３开关，耦合在所述第２线性开关和所述第２保持电容的接点与公共接地点之间，并且配置成由非重叠相２时钟的延迟相位进行时钟控制； 第４开关，具有耦合到所述第１线性开关和所述第１保持电容的接点的第１端，并且配置成由所述非重叠相２时钟进行时钟控制； 第５和第６线性开关，各具有耦合到所述均衡输入的负输入的第１端，并且配置成由所述相１时钟的延迟相位进行时钟控制； 耦合到所述第５线性开关的远端的第３保持电容； 耦合到所述第６线性开关的远端的第４保持电容； 第７开关，耦合在所述第６线性开关和所述第４保持电容的接点与所述公共接地点之间，所述第７开关配置成由所述非重叠相２时钟的所述延迟相位进行时钟控制； 第８开关，具有耦合到所述第５线性开关和所述第３保持电容的接点的第１端，并且配置成由所述非重叠相２时钟进行时钟控制； 运算放大器，具有耦合到所述第１和第２电容的远端的负输入、耦合到所述第３和第４电容的远端的正输入，还具有耦合到所述第４开关的远端的正输出，以及耦合到所述第８开关的远端的反相输出； 第９开关，连接在所述运算放大器的所述正、负输入之间，并且配置成由所述相１时钟进行时钟控制； 第１０开关对，连接在所述运算放大器的所述正和负输入与所述公共接地点之间，并且配置成由所述相１时钟的超前相位进行时钟控制； 其中，将所述相１时钟和所述非重叠相２时钟配置成工作在比所述频带有限已调信号的中心频率低的频率，所述运算放大器的所述反相和非反相输出产生亚采样形式的所述频带有限已调信号。...

【技术特征摘要】
US 1999-1-12 09/228,8261.一种亚采样的采样保持电路，其特征在于，该电路包含配置成耦合到频带有限已调信号的均衡输入；第1和第2线性开关，各开关具有耦合到所述均衡输入的正输入的第1端，并且配置成由相1时钟的延迟相位进行时钟控制；耦合到所述第1线性开关的远端的第1保持电容；耦合到所述第2线性开关的远端的第2保持电容；第3开关，耦合在所述第2线性开关和所述第2保持电容的接点与公共接地点之间，并且配置成由非重叠相2时钟的延迟相位进行时钟控制；第4开关，具有耦合到所述第1线性开关和所述第1保持电容的接点的第1端，并且配置成由所述非重叠相2时钟进行时钟控制；第5和第6线性开关，各具有耦合到所述均衡输入的负输入的第1端，并且配置成由所述相1时钟的延迟相位进行时钟控制；耦合到所述第5线性开关的远端的第3保持电容；耦合到所述第6线性开关的远端的第4保持电容；第7开关，耦合在所述第6线性开关和所述第4保持电容的接点与所述公共接地点之间，所述第7开关配置成由所述非重叠相2时钟的所述延迟相位进行时钟控制；第8开关，具有耦合到所述第5线性开关和所述第3保持电容的接点的第1端，并且配置成由所述非重叠相2时钟进行时钟控制；运算放大器，具有耦合到所述第1和第2电容的远端的负输入、耦合到所述第3和第4电容的远端的正输入，还具有耦合到所述第4开关的远端的正输出，以及耦合到所述第8开关的远端的反相输出；第9开关，连接在所述运算放大器的所述正、负输入之间，并且配置成由所述相1时钟进行时钟控制；第10开关对，连接在所述运算放大器的所述正和负输入与所述公共接地点之间，并且配置成由所述相1时钟的超前相位进行时钟控制；其中，将所述相1时钟和所述非重叠相2时钟配置成工作在比所述频带有限已调信号的中心频率低的频率，所述运算放大器的所述反相和非反相输出产生亚采样形式的所述频带有限已调信号。2.如权利要求1所述的电路，其特征在于，所述第1、第2、第5和第6线性开关包含具有n沟道宽...

【专利技术属性】
技术研发人员：SS巴扎加尼，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]