用于提高总线效率的半导体存储器设备及其方法技术

公开了一种存储器设备，它包括：存储器控制器；时钟输入管脚，接收时钟信号；第一芯片选择信号输入管脚，从存储器控制器接收用于行地址选通的第一芯片选择信号；第二芯片选择信号输入管脚，从存储器控制器接收用于列地址选通的第二芯片选择信号；行命令输入管脚，从存储器控制器接收行命令；列命令输入管脚，从存储器控制器接收列命令；多个行地址输入管脚，从存储器控制器接收行地址；以及，多个列地址输入管脚，从存储器控制器接收列地址。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储器设备和存储器系统，更具体讲，涉及用于提高总线效率的半导体存储器设备及存储器系统。典型的存储器设备已发展为具有高密度的集成度和很大的容量。中央处理器(CPU)已发展为能够以高速进行处理。大的存储器设备的运行速度一般来说要比CPU的速度慢。结果，就在CPU和存储器设备的运行速度之间出现了差异。较慢的存储器设备的运行速度限制了计算机系统的综合性能。为了获得快速的存储器系统，必须开发高速度的存储器设备并提高其总线效率。同步DRAM是最快速的大规模存储器设备之一。然而，在同步DRAM中，为了减少管脚数目，行命令(RAS)和列命令(CAS)必须共享地址，并且许多命令必须和一个芯片选择信号同时施加。因此，同步DRAM降低了存储器系统的总线效率并因此限制了存储器系统的性能。附图说明图1示出了常规的同步DRAM的管脚配置，并且，图2示出了采用图1的常规同步DRAM的存储器系统。在图1中，仅仅示出了与数据输入和输出相关的管脚，并且这些管脚是以任意顺序排列的。参照图1，常规的同步DRAM 100包括输入管脚11，用于接收时钟信号CK；输入管脚12，用于接收时钟使能信号CKE；输入管脚13，用于接收芯片选择信号CS；输入管脚14，用于接收行地址选通信号RASB；输入管脚15，用于接收列地址选通信号CASB；以及输入管脚16，用于接收写使能信号WEB。此外，常规的同步DRAM 100包括多个地址输入管脚17-1到17-n，用于接收地址Ai(其中i是从1到n的整数)；以及多个数据输入和输出管脚18-1到18-n，用于接收数据DQi(其中i是从1到n的整数)。时钟使能信号CKE、芯片选择信号CS、行地址选通信号RASB、列地址选通信号CASB、以及写使能信号WEB统称为列信号，并且由图2所示的存储器控制器23来产生。存储器控制器23还产生时钟信号CK和地址Ai。数据DQi在写操作期间从存储器控制器23输出，而在读操作期间从同步DRAM 100输出。在常规的同步DRAM 100中，行地址和列地址是经由相同的输入管脚接收的，也就是说，是经由地址输入管脚17-1到17-n接收的。参照图2，常规的存储器系统包括存储器模块21-1到21-4，其上安装了多个同步DRAM M，其中的每一个DRAM都具有如图1所示的管脚配置；以及，存储器控制器23，用于控制所述同步DRAM M。在图2中，RASB0、CASB0和CS0用于存储器模块21-1，RASB1、CASB1和CS1用于存储器模块21-2，RASB2、CASB2和CS2用于存储器模块21-3，并且，RASB3、CASB3和CS3用于存储器模块21-4。图3是说明在读操作期间用在图2所示的常规存储器系统中的协议的时序图；尤其是当从图2所示的存储器模块中的存储器模块21-1和21-2中连续读取数据时的时序图。在图3中，假定tRCD是两个时钟循环(2T)，其中该tRCD是从激活RASB(即，从逻辑“高”转换到逻辑“低”)的时刻到激活CASB的时刻的时间，还假定列地址选通等待时间CL是两个时钟循环(2T)，并且假定脉冲串(burst)长度BL是两个时钟循环(2T)。然而，在图2所示的常规存储器系统中，当从两个存储器模块21-1和21-2读取数据时，存在着一个数据总线上没有数据的时间周期，比如说在图3所示的时钟循环T8期间就没有数据。在这种时间段内，在常规的存储器系统中没有命令发出，必须增加一个“空泡(bubble)”时钟循环T8。因此，降低了总线效率，并且限制了存储器系统的性能。如果通过超前一个时钟循环而消除了空泡循环T8，那么从图3可以看出必须同时施加用于存储器模块21-1的列地址CA1和用于存储器模块21-2的行地址RA2。按照常规的存储器设计和协议，列地址线与行地址线共享，并且同时应用CA1和RA2会造成错误的读取操作。因此，需要使半导体存储器设备具有提高的总线效率。本专利技术提供了一种半导体存储器设备，该设备包括一时钟输入管脚，用于接收时钟信号；第一芯片选择信号输入管脚，用于从所述存储器控制器接收用于行地址选通的第一芯片选择信号；第二芯片选择信号输入管脚，用于从所述存储器控制器接收用于列地址选通的第二芯片选择信号；行命令输入管脚，用于从所述存储器控制器接收行命令；列命令输入管脚，用于从所述存储器控制器接收列命令；多个行地址输入管脚，用于从所述存储器控制器接收行地址；以及，多个列地址输入管脚，用于从所述存储器控制器接收列地址，其中，所述行命令和所述列命令是响应于所述时钟信号的两个连续的边缘而接收的。响应于所述时钟信号的第一个边缘而接收的所述第一芯片选择信号的第一数据被识别为芯片选择信号，并且，响应于紧挨着所述第一个边缘的第二个边缘而接收的所述第一芯片选择信号的第二数据被识别为行命令。响应于所述时钟信号的第一个边缘而接收的所述第二芯片选择信号的第一数据被识别为芯片选择信号，并且，响应于紧挨着所述时钟信号的第一个边缘的第二个边缘而接收的所述第二芯片选择信号的第二数据被识别为列命令。本专利技术还提供了一种具有多个存储器模块和一个存储器控制器的存储器系统，在所述多个存储器模块上安装了多个半导体存储器设备，所述存储器控制器用于控制所述半导体存储器设备，其中，每一个所述半导体存储器设备都单独包括第一芯片选择信号输入管脚，用于接收用于行地址选通的第一芯片选择信号；以及，第二芯片选择信号输入管脚，用于接收用于列地址选通的第二芯片选择信号，其中，所述第一和第二芯片选择信号是由所述存储器控制器产生的，并且经不同的总线线路发送到每一个所述存储器模块。每一个所述半导体存储器设备还包括行命令输入管脚，用于接收行命令；以及，列命令输入管脚，用于接收列命令，其中，用于发送所述行命令的总线线路与用于发送所述列命令的总线线路相分离。每一个所述半导体存储器设备还包括多个行地址输入管脚，用于接收行地址；以及，分开的多个列地址输入管脚，用于接收列地址，其中，用于发送所述行地址的总线线路与用于发送所述列地址的总线线路相分离。通过参照附图阅读下面对本专利技术的详细描述，本专利技术的优点和特征将更明白，附图中图1示出了常规的同步DRAM的命令管脚配置；图2示出了具有图1所示的常规同步DRAM的存储器系统；图3是说明用于图2所示的常规存储器系统的读操作的协议的时序图；图4说明了按照本专利技术的半导体存储器设备的管脚配置；图5说明了按照本专利技术的具有图4所示半导体存储器设备的存储器系统；和图6和7是说明在读操作期间，用在图5所示的按照本专利技术的存储器系统中的协议的时序图。参照图4，按照本专利技术的半导体存储器设备400是具有如图所示管脚配置的动态随机存取存储器(DRAM)，它包括第一芯片选择信号输入管脚43，用于从存储器控制器接收用于行地址选通的第一芯片选择信号RCS；以及，与之相分离的第二芯片选择信号输入管脚44，用于从存储器控制器接收用于列地址选通的第二芯片选择信号CCS。该图仅示出了与数据输入有关的管脚，并且，所示出的实际配置并不构成对本专利技术的限制。按照本专利技术的一个实施例，半导体存储器设备400还另外包括行命令输入管脚45，用于从存储器控制器接收行命令RC；以及，列命令输入管脚46，用于从存储器控制器接收列命令CC。半本文档来自技高网...

【技术保护点】
一种由存储器控制器所控制的存储器设备，包括： 一时钟输入管脚，用于接收时钟信号； 第一芯片选择信号输入管脚，用于从所述存储器控制器接收用于行地址选通的第一芯片选择信号； 第二芯片选择信号输入管脚，用于从所述存储器控制器接收用于列地址选通的第二芯片选择信号； 至少一个行命令输入管脚，用于从所述存储器控制器接收行命令； 至少一个列命令输入管脚，用于从所述存储器控制器接收列命令； 多个行地址输入管脚，用于从所述存储器控制器接收行地址；和 多个列地址输入管脚，用于从所述存储器控制器接收列地址， 其中，所述行命令和所述列命令是响应于所述时钟信号的两个连续的边缘而接收的，该时钟信号的两个连续的边缘分别与所述第一和第二芯片选择信号同步。

【技术特征摘要】
KR 2000-8-5 45455/001.一种由存储器控制器所控制的存储器设备，包括一时钟输入管脚，用于接收时钟信号；第一芯片选择信号输入管脚，用于从所述存储器控制器接收用于行地址选通的第一芯片选择信号；第二芯片选择信号输入管脚，用于从所述存储器控制器接收用于列地址选通的第二芯片选择信号；至少一个行命令输入管脚，用于从所述存储器控制器接收行命令；至少一个列命令输入管脚，用于从所述存储器控制器接收列命令；多个行地址输入管脚，用于从所述存储器控制器接收行地址；和多个列地址输入管脚，用于从所述存储器控制器接收列地址，其中，所述行命令和所述列命令是响应于所述时钟信号的两个连续的边缘而接收的，该时钟信号的两个连续的边缘分别与所述第一和第二芯片选择信号同步。2.如权利要求1所述的存储器设备，其中，所述行地址和所述列地址是响应于所述时钟信号的两个连续的边缘而接收的，该时钟信号的两个连续的边缘分别与所述第一和第二芯片选择信号同步。3.如权利要求1所述的存储器设备，其中，响应于所述时钟信号的第一个边缘而接收的所述第一芯片选择信号的第一数据被识别为芯片选择信号，并且，响应于紧挨着所述第一个边缘的第二个边缘而接收的所述第一芯片选择信号的第二数据被识别为行地址选通命令。4.如权利要求1所述的存储器设备，其中，响应于所述时钟信号的第一个边缘而接收的所述第二芯片选择信号的第一数据被识别为芯片选择信号，并且，响应于紧挨着所述时钟信号的第一个边缘的第二个边缘而接收的所述第二芯片选择信号的第二数据被识别为列地址选通命令。5.一种由存储器控制器所控制的存储器设备，包括一时钟输入管脚，用于接收时钟信号；第一芯片选择信号输入管脚，用于从所述存储器控制器接收第一芯片选择信号；第二芯片选择信号输入管脚，用于从所述存储器控制器接收第二芯片选择信号；至少一个第一命令输入管脚，用于从所述存储器控制器接收第一命令；和至少一个第二命令输入管脚，用于从所述存储器控制器接收第二命令，其中，所述第一和第二命令是响应于所述时钟信号的至少一个边缘而接收的，该时钟信号的至少一个边缘分别与所述第一和第二芯片选择信号同步。6.如权利要求5所述的存储器设备，还包括多个第一地址输入管脚，用于从所述存储器控制器接收第一地址；和多个第二地址输入管脚，用于从所述存储器控制器接收第二地址，其中，所述第一和第二地址是响应于所述时钟信号的至少一个边缘而接收的，该时钟信号的至少一个边缘分别与所述第一和第二芯片选择信号同步。7.一种由存储器控制器所控制的存储器设备，包括一时钟输入管脚，用于接收时钟信号；多个芯片选择信号输入管脚，用于从所述存储器控制器接收各自的芯片选...

【专利技术属性】
技术研发人员：庆桂显，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]