内部电压电平控制电路和半导体存储装置以及其控制方法制造方法及图纸

提供一种降低消耗电力的电压电平控制电路及控制方法。信号Ａ为“Ｌ”，从电压电平控制电路的外部输入的信号ＰＬ为“Ｈ”时，从锁存器（１１）输出的锁存信号Ｌａ为“Ｈ”，Ｎ.ＭＯＳＦＥＴ（１４，１７，２４）导通。这样，采用电阻（１２，１３）的分压电路、电流镜差动放大器（２０，２７）为有源状态，作为控制升压电压Ｖｂｔ（字线驱动电压）的信号Ａ，输出“Ｈ”。升压电压Ｖｂｔ上升并达到基准电压Ｖｒｅｆ２时，电压Ｖ２为“Ｈ”，从而使信号Ａ为“Ｌ”。信号Ａ为“Ｌ”时，锁存器（１１）变为通过，此时，因为信号ＰＬ为“Ｌ”，所以从锁存器（１１）输出的锁存信号Ｌａ为“Ｌ”，Ｎ.ＭＯＳＦＥＴ（１４，１７，２４）关断。这样，在不需要的时间段，使Ｎ.ＭＯＳＦＥＴ（１４，１７，２４）关断，以节省电力。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种电压电平控制电路及其控制方法，进一步讲是涉及控制半导体存储装置及其它电子电路中使用的内部电压的电平的电压电平控制电路及其控制方法，以及使用该电压电平控制电路的半导体装置，特别是在内部产生用于更新存储单元的更新信号的准SRAM等半导体存储装置。图1是表示特开昭63-255897号公报公开的半导体存储装置(DRAM动态随机存取存储器)的重要构成部分的方框图。半导体存储装置具有产生字线驱动信号ΦWL的ΦWL产生电路152。ΦWL产生电路152从外部接受/RAS信号(/表示负逻辑信号，RAS表示行地址选通脉冲)的输入，根据所输入的该/RAS信号产生字线驱动信号ΦWL。半导体存储装置还具有行解码器155。行解码器155连接至ΦWL产生电路152的输出端，接受从ΦWL产生电路152输出的字线驱动信号ΦWL的输入。半导体存储装置还具有使字线驱动信号ΦWL升压的ΦWL升压电路153和ΦWL比较电路154。ΦWL比较电路154接受来自外部的基准电压Vref的输入，同时连接至ΦWL产生电路152的输出端，并接受从ΦWL产生电路152输出的字线驱动信号ΦWL的输入，从而对字线驱动信号ΦWL和基准电压Vref进行比较，将所比较的结果作为比较结果信号S4输出。另外，ΦWL升压电路153接受/RAS信号的输入，同时连接至ΦWL比较电路154的输出端，并接受比较结果信号S4的输入，根据/RAS信号和ΦWL比较电路154的输出信号S4使字线驱动信号ΦWL升压。行解码器155将字线驱动信号ΦWL输出给地址信号指定的字线WL。根据图2的时序流程图说明上述电路的动作。/RAS信号一下降，已接受该/RAS信号的ΦWL产生电路152在时刻t1使字线驱动信号ΦWL上升到电源电压Vcc水平。与此同时，已接受/RAS信号的ΦWL升压电路153使字线驱动信号ΦWL升压，达到Vcc以上的高电平。然后，在/RAS信号上升的时刻t2，ΦWL比较电路154对字线驱动信号ΦWL的电平VWL和基准电压Vref进行比较，将表示该比较结果的信号S4输出给ΦWL升压电路153。当VWL＜Vref时，ΦWL升压电路153使字线驱动信号ΦWL升压。当VWL＞Vref时，ΦWL升压电路153不进行字线驱动信号ΦWL的升压。这样，图1电路通过在需要时自动进行激活周期结束时的升压，不需要时就不进行升压，来实现节省电路的消耗电力的目的。图3是表示特开平11-16368号公报公开的半导体存储装置(SRAM静态随机存取存储器)的重要构成部分的方框图。图4是说明该半导体存储装置的动作的时序流程图。ATD电路110检测地址信号A0～An或片选信号CE的变化，以便产生脉冲信号ΦOS。XE产生电路111输入脉冲信号ΦOS和片选信号CE，输出字线激活信号XE，其中脉冲信号ΦOS表示来自ATTD电路110的地址迁移检测。该XE产生电路111不受写入控制信号/WE的控制，所以信号XE的动作是和写入、读出同时进行的，在被因下一周期的地址变化产生的信号ΦOS复位之前，连续输出高电平。行解码器102输入行地址信号，输出用于选择字线的行选择信号。升压信号产生电路114以字线激活信号XE和写入控制信号/WE为输入，产生用于指示升压的升压信号/ΦBEN。即，该升压信号产生电路114在写入控制信号/WE为低电平的写入周期，解除使字线激活信号XE为低电平的复位期间，连续输出低电平。另一方面，在写入控制信号/WE为高电平的读出周期，仅在一定时间输出低电平，之后就返回高电平。升压电位产生电路115在升压信号/ΦBEN为低电平时动作，产生升压电位VBST，输出给字驱动器104。字驱动器104将升压电位VBST作为电源，输入字线激活信号XE和行选择信号以选择字线。所选择的字线上升到升压电位VBST，进行向存储器单元的写入或从存储单元读出。读出放大器激活信号产生电路112以字线激活信号XE和写入控制信号/WE为输入，输出读出放大器激活信号ΦSE。信号ΦSE仅在读出周期产生，字线上升后，在某延迟时间后，达到高电平。该高电平在被复位之前，通过由下一周期的地址变化而产生的信号ΦOS来维持该高电平，使读出放大器106持续保持激活状态。读出放大器106根据列解码器103的输出，以通过列选择开关105选择的互补数字线DG、DGB的信号为输入，在读出放大器激活信号ΦSE为高电平的期间，放大并输出来自存储单元的数据。如上所述，图3所示电路仅在读出周期期间的初期使升压电位电路115动作，在该读出周期的初期以外的期间使升压电位电路115不动作，从而实现升压电位电路115的消耗电力的降低。但是，这些现有技术的设计构思是降低驱动字线的电力，并没有公开除此以外的降低电力的方法。另一方面，近年来，准SRAM得到开发并被实用化。众所周知，该准SRAM兼备DRAM具有的大容量之优点，和SRAM具有的使用便利性、等待状态时的消耗电力低等优点，在便携式设备等方面被广泛利用。但是，该准SRAM在应用于便携式设备时，被进一步要求降低消耗电力。图5是表示现有准SRAM的重要构成部分的方框图。图6是说明该准SRAM的动作的时序流程图。该准SRAM具有电压电平控制电路1，存储单元阵列2，环形振荡器3，升压电路4和字解码器5。准SRAM还具有行解码器6，更新定时产生电路7和行使能产生电路8。电压电平控制电路1根据基准电压Vref2、Vref2产生内部电压电平控制信号A，该控制信号A用于控制施加到存储单元阵列2的字线上的升压电压Vbt的电平。环形振荡器3的输入端连接至电压电平控制电路1的输出端，内部电压电平控制信号A被输入给环形振荡器3。环形振荡器3是振荡电路，将奇数个反相器串联连接成环状而构成。在从电压电平控制电路1输出的内部电平控制信号A为“H”(高电平)时，环形振荡器3被激活并输出振荡输出B。升压电路4的输入端连接至环形振荡器3的输出端，该振荡输出B被输入到升压电路4。升压电路4是由电荷泵电路构成。升压电路4利用环形振荡器3的输出B使电源电压VDD阶梯式地升压，作为驱动字线的升压电压Vbt输出。升压电路4的输出端连接至字解码器5，升压电压Vbt被输入到字解码器5。此时，升压电压Vbt的电压电平比电源电压VDD高，例如是(VDD+1.5V)或(VDD+2V)。字解码器5连接至行解码器6的输出端，向根据来自行解码器6的输出而选择的字线输出升压电压Vbt。存储单元阵列2是其构成与DRAM的存储单元阵列相同的存储单元阵列。更新定时产生电路7以一定时间间隔，产生用于更新存储单元阵列2的存储单元的更新信号和指定待更新的存储单元的地址的更新地址。更新定时产生电路7的输出端连接至行使能产生电路8，将更新信号输入给行使能产生电路8，将更新地址输入给行解码器6。行使能产生电路8接受写入使能信号WE、片选信号CS和存储单元阵列2的读出/写入地址Add的输入，在地址Add每次发生变化时，将产生行使能信号LT。另外，该行使能产生电路8在更新定时产生电路7输出更新信号的时间点产生信号LT。行使能产生电路8的输出端连接至行解码器6和电压电平控制电路1，将行使能信号LT输入给电压电平控制电路1和行解码器6。行解码器6在接受行使能信号LT的输入的时间点，对外部输本文档来自技高网...

【技术保护点】
一种电压电平控制电路，与根据外部电源电压产生内部电压电平的内部电压电平产生电路相连接，检测并控制内部电压电平， 所述电压电平控制电路包括： 比较电路，与内部电压电平产生电路的输出端连接，至少根据１个基准电压来比较所述内部电压电平；和 控制电路，与所述比较电路相连接，将比较电路控制为激活状态或非激活状态。

【技术特征摘要】
JP 2000-7-25 224452/001.一种电压电平控制电路，与根据外部电源电压产生内部电压电平的内部电压电平产生电路相连接，检测并控制内部电压电平，所述电压电平控制电路包括比较电路，与内部电压电平产生电路的输出端连接，至少根据1个基准电压来比较所述内部电压电平；和控制电路，与所述比较电路相连接，将比较电路控制为激活状态或非激活状态。2.根据权利要求1所述的电压电平控制电路，所述控制电路在内部电压电平产生电路为激活状态时，使比较电路处于激活状态，在内部电压电平产生电路为非激活状态时，使比较电路处于非激活状态。3.根据权利要求1所述的电压电平控制电路，所述内部电压电平产生电路是升压电路或降压电路。4.根据权利要求1所述的电压电平控制电路，所述比较电路由其数目与基准电压的数目相同的比较电路组成，该比较电路根据对应的各基准电压来比较内部电压电平，控制电路由共同与各比较电路连接的1个控制电路组成，各比较电路通过1个控制电路共同被控制为激活状态或非激活状态。5.根据权利要求1所述的电压电平控制电路，所述控制电路包括逻辑门电路和锁存电路，逻辑门电路的输出端和锁存电路的输入端相连接，锁存电路的控制端子与比较电路的输出端相连接，根据逻辑门电路的输出信号或比较电路的输出信号，将比较电路控制为激活状态或非激活状态。6.根据权利要求1所述的电压电平控制电路，所述比较电路包括电流镜差动放大器。7.根据权利要求1所述的电压电平控制电路，所述电压电平控制电路还包括分压电路，该分压电路串联连接在内部电压电平产生电路的输出端和接地端子之间，分压电路的输出端连接至比较电路的输入端，比较电路将内部电压电平的分压电压与基准电压进行比较。8.根据权利要求1所述的电压电平控制电路，所述比较电路的输入端与内部电压电平产生电路的输出端连接，比较电路直接将内部电压电平和基准电压进行比较。9.根据权利要求1所述的电压电平控制电路，所述至少1个基准电压由单一的基准电压组成，根据该单一的基准电压来确定内部电压电平的允许范围的下限，由此在内部电压电平达到允许范围的下限以下时，使电压电平控制电路的输出信号处于激活状态，以激活内部电压电平产生电路。10.根据权利要求1所述的电压电平控制电路，所述至少1个基准电压由单一的基准电压组成，根据该单一的基准电压来确定内部电压电平的允许范围的上限，由此在内部电压电平达到允许范围的上限以上时，使电压电平控制电路的输出信号处于激活状态，以激活内部电压电平产生电路。11.根据权利要求1所述的电压电平控制电路，所述至少1个基准电压由2个基准电压组成，根据该2个基准电压来确定内部电压电平的允许范围的上限和下限，由此在内部电压电平达到允许范围的上限以上或下限以下时，使电压电平控制电路的输出信号处于激活状态，以激活内部电压电平产生电路。12.根据权利要求1所述的电压电平控制电路，所述控制电路由逻辑门电路组成，逻辑门电路的输出端连接至比较电路，与内部电压电平产生电路的激活状态或非激活状态无关，仅根据逻辑门电路的输出信号，将比较电路控制为激活状态或非激活状态。13.一种电压电平控制电路，与根据外部电源电压产生内部电压电平的内部电压电平产生电路的输出端相连接，检测内部电压电平，根据从外部输入的至少1个基准电压进行控制，电压电平控制电路包括将该电压电平控制电路控制为激活状态或非激活状态的控制电路。14.根据权利要求13所述的电压电平控制电路，所述电压电平控制电路还包括比较电路，使该比较电路的输入端与内部电压电平产生电路的输出端连接，从而根据所述至少1个基准电压来比较所述内部电压电平，把用于将内部电压电平产生电路控制为激活状态或非激活状态的内部电压电平产生电路控制信号，从比较电路的输出端输出，所述控制电路与该比较电路相连接，将比较电路控制为激活状态或非激活状态。15.根据权利要求13所述的电压电平控制电路，所述控制电路在内部电压电平产生电路为激活状态时，使比较电路处于激活状态，在内部电压电平产生电路为非激活状态时，使比较电路处于非激活状态。16.根据权利要求13所述的电压电平控制电路，所述内部电压电平产生电路是升压电路或降压电路。17.根据权利要求13所述的电压电平控制电路，所述比较电路由其数目和基准电压的数目相同的比较电路组成，该比较电路根据对应的各基准电压来比较内部电压电平，控制电路由共同与各比较电路连接的1个控制电路组成，各比较电路通过1个控制电路共同地被控制为激活状态或非激活状态。18.根据权利要求13所述的电压电平控制电路，所述控制电路包括逻辑门电路和锁存电路，逻辑门电路的输出端和锁存电路的输入端相连接，锁存电路的控制端子与比较电路的输出端相连接。19.根据权利要求13所述的电压电平控制电路，所述比较电路包括电流镜差动放大器。20.根据权利要求13所述的电压电平控制电路，所述电压电平控制电路还包括分压电路，该分压电路串联连接在内部电压电平产生电路的输出端和接地端子之间，分压电路的输出端连接至比较电路的输入端，比较电路将内部电压电平的分压电压和基准电压进行比较。21.根据权利要求13所述的电压电平控制电路，所述比较电路的输入端直接与内部电压电平产生电路的输出端连接，比较电路直接将内部电压电平和基准电压进行比较。22.根据权利要求13所述的电压电平控制电路，所述至少1个基准电压由单一的基准电压组成，根据该单一的基准电压来确定内部电压电平的允许范围的下限，在内部电压电平达到允许范围的下限以下时，使电压电平控制电路的输出信号处于激活状态，以激活内部电压电平产生电路。23.根据权利要求13所述的电压电平控制电路，所述至少1个基准电压由单一的基准电压组成，根据该单一的基准电压来确定内部电压电平的允许范围的上限，在内部电压电平达到允许范围的上限以上时，使电压电平控制电路的输出信号处于激活状态，以激活内部电压电平产生电路。24.根据权利要求13所述的电压电平控制电路，所述至少1个基准电压由2个基准电压组成，根据该2个基准电压来确定内部电压电平的允许范围的上限和下限，在内部电压电平达到允许范围的上限以上或下限以下时，使电压电平控制电路的输出信号处于激活状态，以激活内部电压电平产生电路。25.根据权利要求13所述的电压电平控制电路，所述控制电路由逻辑门电路组成，逻辑门电路的输出端连接至比较电路，与内部电压电平产生电路的激活状态和非激活状态无关，仅根据逻辑门电路的输出信号，将比较电路控制为激活状态或非激活状态。26.一种半导体存储装置，包括具有多条字线的存储单元阵列；内部电压电平产生电路，与该多条字线相连接，根据外部电源电压产生内部电压电平，向字线提供该内部电压电平；和电压电平控制电路，与该内部电压电平产生电路相连接，检测并控制内部电压电平，所述电压电平控制电路包括比较电路，与内部电压电平产生电路的输出端相连接，根据至少1个基准电压来比较所述内部电压电平；和控制电路，与该比较电路相连接，将比较电路控制为激活状态或非激活状态。27.根据权利要求26所述的半导体存储装置，所述半导体存储装置还包括更新信号产生电路，自发产生用于进行存储单元的更新动作的更新信号，该更新信号产生电路的输出端与所述电压电平控制电路的控制电路相连接，从而接受更新信号的输入，所述电压电平控制电路的控制电路使比较电路由非激活状态转为激活状态。28.根据权利要求27所述的半导体存储装置，所述电压电平控制电路的控制电路包括逻辑门电路，该逻辑门电路的多个输入的第1输入端与更新信号产生电路的输出端连接。29.根据权利要求28所述的半导体存储装置，所述半导体存储装置还包括行使能信号产生电路，产生在除更新动作期间以外用于使字线激活的行使能信号，该行使能信号产生电路的输出端连接至所述逻辑门电路的第2输入端，在所述更新信号和行使能信号的至少一方被输入到逻辑门电路时，控制电路使比较电路由非激活状态转为激活状态。30.根据权利要求29所述的半导体存储装置，所述行使能信号产生电路仅在激活行使能信号的时刻前的一定时间产生脉冲信号，将该脉冲信号输入到逻辑门电路，由此所述电压电平控制电路的控制电路使比较电路由非激活状态转为激活状态，同时使内部电压电平产生电路由非激活状态转为激活状态，所述内部电压电平在达到根据所述至少1个基准电压提供的允许电压电平范围后，所述电压电平控制电路的控制电路使比较电路由激活状态转为非激活状态。31.根据权利要求26所述的半导体存储装置，所述半导体存储装置为激活状态时，所述控制电路总是将比较电路维持在激活状态，所述半导体存储装置为等待状态时，所述控制电路根据控制信号，将比较电路控制为激活状态或非激活状态。32.根据权利要求26所述的半导体存储装置，所述半导体存储装置还包括反向偏压产生电路，与内部电压电平产生电路的输出端相连接，根据内部电压电平而产生电平低于接地电平的反向偏压电压，向半导体存储装置的特定半导体区域提供反向偏压电压；和反向偏压电平判定电路，与所述特定半导体区域相连接，判定特定半导体区域的电位，反向偏压电平判定电路在反向偏压电压的电平超过预先规定的允许范围时，激活反向偏压电平判定结果信号，反向偏压电平判定电路的输出端连接至逻辑门电路的第2输入端，在所述更新信号和已被激活的反向偏压电平判定结果信号的至少一方被输入到逻辑门电路时，控制电路使比较电路由非激活状态转为激活状态。33.根据权利要求26所述的半导体存储装置，所述电压电平控制电路的控制电路还包括锁存电路，锁存电路的输入端与所述逻辑门电路的输出端相连接，锁存电路的控制端子与所述电压电平控制电路的输出端相连接。34.根据权利要求26所述的半导体存储装置，所述控制电路在内部电压电平产生电路为激活状态时，使比较电路处于激活状态，在内部电压电平产生电路为非激活状态时，使比较电路处于非激活状态。35.根据权利要求26所述的半导体存储装置，所述内部电压电平产生电路是升压电路或降压电路。36.根据权利要求26所述的半导体存储装置，所述比较电路由其数目与基准电压的数目相同的比较电路组成，该比较电路根据对应的各基准电压来比较内部电压电平，控制电路由共同与各比较电路连接的1个控制电路组成，各比较电路通过1个控制电路共同地被控制为激活状态或非激活状态。37.根据权利要求26所述的半导体存储装置，所述控制电路包括逻辑门电路和锁存电路，逻辑门电路的输出端和锁存电路的输入端相连接，锁存电路的控制端子与比较电路的输出端相连接。38.根据权利要求26所述的半导体存储装置，所述比较电路包括电流镜差动放大器。39.根据权利要求26所述的半导体存储装置，所述电压电平控制电路还包括分压电路，该分压电路串联连接在内部电压电平产生电路的输出端和接地端子之间，分压电路的输出端连接至比较电路的输入端，比较电路将内部电压电平的分压电压与基准电压进行比较。40.根据权利要求26所述的半导体存储装置，所述比较电路的输入端直接与内部电压电平产生电路的输出端连接，比较电路直接将内部电压电平与基准电压进行比较。41.根据权利要求26所述的半导体存储装置，所述至少1个基准电压由单一的基准电压组成，根据该单一的基准电压来确定内部电压电平的允许范围的下限，在内部电压电平达到允许范围的下限以下时，使电压电平控制电路的输出信号处于激活状态，以激活内部电压电平产生电路。42.根据权利要求26所述的半导体存储装置，所述至少1个基准电压由单一的基准电压组成，根据该单一的基准电压来确定内部电压电平的允许范围的上限，在内部电压电平达到允许范围的上限以上时，使电压电平控制电路的输出信号处于激活状态，以激活内部电压电平产生电路。43.根据权利要求26所述的半导体存储装置，所述至少1个基准电压由2个基准电压组成，根据该2个基准电压来确定内部电压电平的允许范围的上限和下限，在内部电压电平达到允许范围的上限以上或下限以下时，使电压电平控制电路的输出信号处于激活状态，以激活内部电压电平产生电路。44.根据权利要求26所述的半导体存储装置，所述控制电路由逻辑门电路组成，逻辑门电路的输出端连接至比较电路，与内部电压电平产生电路处于激活状态和非激活...

【专利技术属性】
技术研发人员：高桥弘行，中川敦，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]