半导体储存器和半导体储存器的测试方法技术

一种半导体储存器，包括第一和第二存取模式和入口信号发生电路（２０；３１），用于逻辑地合成多个输入信号以产生用于进入第一存取模式的第一入口信号（ｍｔｄｓ，ｍｔｄｃｓ）；以及连接到入口信号发生电路的控制电路（２７；３３），以便响应第一入口信号产生第一模式触发信号（ｒｗ－ｓｔａｒｔ），并且当控制电路接收到第二入口信号（ｒｅｆ－ｒｅｑ）以进入第二存取模式时，控制电路响应第二入口信号产生第二模式触发信号（ｒｅｆ－ｓｔａｒｔ），其特征在于，入口信号发生电路（２０；３１）根据选择控制信号（ｅｎ－ｃｏｄｅ）以选择方式逻辑地合成输入信号，以便产生第一入口信号。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种。特别是，本专利技术涉及具有处理外部和内部存取功能的半导体储存器和测试这种半导体储存器的方法。
技术介绍
电子信息器件包括具有大存储容量的半导体储存器(即动态随机存取存储器(DRAM))。DRAM具有自更新功能，根据由内部电路执行的计算操作更新存储单元的数据。DRAM不需要外部器件进行更新。这降低了功耗和简化了DRAM的外围电路的设计。在具有自更新功能的DRAM中，内部电路的定时器以预定时间间隔产生更新请求(内部存取)。此外，外部器件的主控制器在一定的定时写/读该请求。换言之，异步产生内部和外部存取。相应地，需要评估具有两个异步存取模式的DRAM。图1是表示具有自更新功能的现有半导体储存器(DRAM)50的输入部分的电路示意方框图。DRAM 50经过外部端子接收多个控制信号CTL和多个(图2中只有两位)外部地址信号ADD。控制信号CTL包括芯片启动信号/CE、写启动信号/WE、和输出启动信号/OE。外部地址信号ADD包括地址信号A0和A1。信号/CE、/WE、/OE、A0和A1分别经过输入缓冲器61-65输入到转变检测信号发生电路70。输入缓冲器61-65用做初始输入级电路，它将输入信号转换成具有对应该器件的内部电压电平的信号。此外，输入缓冲器61-65各由CMOS反相器或C/W差分放大器构成。转变检测信号发生电路70包括多个(图1中为5个)转变检测器(TD)71-75和脉冲合成电路76。转变检测器71-73分别检测控制信号CTL(/CE、/WE和/OE)的转变(高电平和低电平之间的转变)，以便产生输入检测信号ceb、web和oeb。转变检测器74和75分别检测输入外部地址信号ADD(A0和A1)的状态的转变(每个位的变化)，以便产生地址检测信号ad0和ad1。检测信号ceb、web、oeb、ad0和ad1提供给脉冲合成电路76。脉冲合成电路76根据检测信号ceb、web、oeb、ad0和ad1产生转变检测信号mtd，并将该转变检测信号mtd提供给存储器控制电路77。根据该转变检测信号mtd，存储器控制电路77产生字线激活定时信号w1-定时，以便激活存储单元的字线。存储单元的字线对应由外部地址信号ADD分配的预定读/写地址。定时信号w1-定时提供给存储器芯79。更新定时器78连接到存储器控制电路77。该更新定时器78以预定时间间隔产生更新请求信号ref-req，并将该更新请求信号ref-req提供给存储器控制电路77。根据该更新请求信号ref-req，存储器控制电路77产生字线激活定时信号w1-定时，以便激活存储单元的字线。存储单元的字线对应内部地址计数器(未示出)产生的预定更新地址。该存储器控制电路77还从测试电路(未示出)接收测试信号test，以便根据该测试信号test按测试模式进行测试。图2是存储器控制电路77的电路示意方框图。该存储器控制电路77包括更新确认电路81、内部指令发生电路82、和定时发生器83。更新确认电路81接收转变检测信号mtd、更新请求信号ref-req、和测试信号test。响应该更新请求信号ref-req，该更新确认电路81产生表示开始更新(内部存取)的更新开始信号ref-start和更新状态信号ref-state。更新开始信号ref-start提供给定时发生器83，更新状态信号ref-state提供给内部指令发生电路82。当在更新请求信号ref-req之前接收到转变检测信号mtd时，更新确认电路81暂停更新并且不产生更新信号。在这种状态下，更新确认电路81给读/写操作(外部存取)提供优先权，并在完成读/写操作之后开始更新。更具体地说，在来自定时发生器83的读/写状态信号rw-state复位之后，更新确认电路81产生更新开始信号ref-start和更新状态信号ref-state。更新确认电路81确认异步输入的更新请求信号ref-req和转变检测信号mtd的输入定时，并确认在有一个以上存取时更新操作和读/写操作之一具有优先权。响应该转变检测信号mtd，内部指令发生电路82产生开始读/写操作的读/写开始信号rw-state，并将该读写开始信号rw-state提供给定时发生器83。当内部指令发生电路82接收接收到更新状态信号ref-state时，在更新状态信号ref-state复位之后内部指令发生电路82向定时发生器83提供读/写开始信号rw-state。定时发生器83接收更新开始信号ref-start和读/写开始信号rw-start。响应该更新开始信号ref-start，定时发生器83产生对应更新地址的字线激活定时信号w1-定时。响应读/写开始信号rw-start，定时发生器83产生读/写状态信号rw-state，并产生对应读/写地址的字线激活定时信号w1-定时。除了字线激活定时信号w1-定时之外，定时发生器83还产生其它内部操作信号，如用于激活读出放大器的读出放大器激活定时信号。下面将只介绍字线激活定时信号w1-定时。下面讨论DRAM 50的操作。图3是表示转变检测信号发生电路70的操作的波形图。例如，当芯片启动信号/CE为低时，转变检测器71产生输入检测信号ceb(脉冲信号)。脉冲合成电路76根据该转变信号mtd产生转变检测信号mtd。然后，例如，当地址信号A0为高(1)时，转变检测器74产生地址检测信号ad0(脉冲信号)。根据该检测信号ad0，脉冲合成电路76产生转变检测信号mtd。在转变检测信号发生电路70中，当在控制信号(/CE、/WE和/OE)和地址信号ADD(A0和A1)中的任一个中发生转变时，脉冲合成电路76产生转变检测信号mtd。图4和5是表示存储器控制电路77的操作的波形图。图4表示同时有一个以上的存取和在更新请求信号ref-req之前将转变检测信号mtd提供给存储器控制电路77的例子。在控制信号CTL和外部地址信号ADD当中，脉冲合成电路76检测经过转变(即高和低之间的电平的偏移)的信号并产生转变检测信号mtd。然后，更新定时器78产生更新请求信号ref-req。这样，在读/写操作之后进行更新操作。更具体地说，内部指令发生电路82根据该转变检测信号mtd产生读写开始信号rw-start。定时发生器83根据读写开始信号rw-start产生读/写状态信号rw-state和字线激活定时信号w1-定时。在这种状态下，对应预定读/写地址的字线被激活以读或写单元数据。当完成读/写操作和读写状态信号rw-state复位时，更新确认电路81产生更新开始信号ref-start和更新状态信号ref-state。根据更新开始信号ref-start，定时发生器83产生字线激活定时信号w1-定时。这激活了对应预定更新地址的字线并对单元数据进行更新。图5示出了在转变检测信号mtd之前将更新请求信号ref-req提供给存储器控制电路77的例子。与图4中所示的操作相反，读/写操作在更新操作之后进行。更新确认电路81根据更新请求信号ref-req产生更新开始信号ref-start和更新状态信号ref-state。定时发生器83根据更新开始信号ref-start产生字线激活定时信号w1-定时。这激活了对应预定更新地址的字线并对单元数据进行更新。当完成更新操作和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体储存器，包括第一和第二存取模式和入口信号发生电路(20；31)，用于逻辑地合成多个输入信号以产生用于进入第一存取模式的第一入口信号(mtds，mtdcs)；以及连接到入口信号发生电路的控制电路(27；33)，以便响应第一入口信号产生第一模式触发信号(rw-start)，并且当控制电路接收到第二入口信号(ref-req)以进入第二存取模式时，控制电路响应第二入口信号产生第二模式触发信号(ref-start)，其特征在于，入口信号发生电路(20；31)根据选择控制信号(en-code)以选择方式逻辑地合成输入信号，以便产生第一入口信号。2.根据权利要求1的半导体储存器，其特征在于，选择控制信号包括与逻辑合成输入信号相关的代码信息。3.根据权利要求1的半导体储存器，其特征在于，该半导体储存器还包括测试模式，其中，根据测试信号按测试模式将选择控制信号供给入口信号发生电路。4.根据权利要求1的半导体储存器，其特征在于，入口信号发生电路包括多个转变检测器(21-25)，每个检测器检测一个输入信号的相关转变，以便产生检测信号；和脉冲合成电路(26；32)，它连接到转变检测器，以根据选择控制信号逻辑地合成检测信号，并产生第一入口信号。5.根据权利要求1-4之任一项的半导体储存器，其特征在于，该半导体储存器还包括测试模式，其中控制电路根据用于进入测试模式的测试信号使第二入口信号无效，并响应第一入口信号产生第二模式触发信号。6.根据权利要求1的半导体储存器，其特征在于，入口信号发生电路(31)根据选择控制信号逻辑地合成输入信号，并且还产生用于进入第二存取模式的第三入口信号(mtdrs)。7.根据权利要求6的半导体储存器，其特征在于，入口信号发生电路包括多个转变检测器(21-25)，每个检测器检测一个输入信号的相关转变，以便产生检测信号；和脉冲合成电路(32)，它连接到转变检测器，以根据选择控制信号逻辑地合成检测信号，并产生第一和第三入口信号。8.根据权利要求6的半导体储存器，其特征在于，控制电路根据用于进入测试模式的测试信号使第二入口信号无效，并响应第三入口信号产生第二模式触发信号。9.根据权利要求6-8任一项的半导体储存器，其特征在于，控制电路(31)包括模式触发发生电路(42)，它连接到入口信号发生电路，以便响应第一入口信号产生第一模式触发信号；确认电路(41)，它连接到入口信号发生电路，根据测试信号使第二入口信号无效，并响应第三入口信号产生第二模式触发信号；和内部操作信号发生电路(43)，它连接到模式触发发生电路和确认电路，以便根据第一模式触发信号和第二模式触发信号产生内部操作信号。10.根据权利要求1的半导体储存器，其特征在于，输入信号包括多个控制信号和多个地址信号。11.根据权利要求1的半导体储存器，其特征在于，还包括选择信号发生电路(30)，它连接到入口信号发生电路以产生选择控制信号。12.根据权利要求1的半导体储存器，其特征在于，还包括...

【专利技术属性】
技术研发人员：中川佑之，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：