【技术实现步骤摘要】
本专利技术涉及非易失性半导体存储装置,更具体地说,涉及执行删除及写入区域可变更的闪速存储器。
技术介绍
闪速存储器是可电气改写的非易失性存储器(EEPROM)中,汇总删除多个存储单元的存储器。近年的大电容的闪速存储器中,往往采用将存储阵列分割成多个块,以该块单位进行汇总删除的块删除方式。图22是传统的闪速存储器的块删除时的动作的流程图。图23是存储块的电路图。图23为了简单说明,存储块采用存储单元4行4列配置的构成。各存储单元包含可根据阈值电压的变化非易失地存储数据的存储晶体管。存储晶体管具有浮置栅极,通过向浮置栅极注入电子或从浮置栅极抽出电子来改变阈值电压。以下该存储晶体管也简称存储单元。参照图22、图23,块删除若开始,则首先在步骤S501中执行删除前的写入。图24是执行删除前写入后的存储单元的阈值电压的分布图。删除前,由于存储块内的各存储单元的保持数据通常为零零散散的1和0,若直接进行删除动作,则成为过删除的存储单元很多。如图24所示,若执行删除前写入,则存储块内的各存储单元的阈值电压的分布向电压高侧移动。图22中步骤S501若结束,则接着在步骤S502、S503中,进行将存储块设定成第1删除状态的操作。具体地,在变更行地址及列地址的同时从各存储晶体管执行读出,用步骤S502的删除验证1判断存储单元是否为删除状态。步骤S502中,每次判断存储单元未成为删除状态时,在步骤S503中向存储块汇总施加删除脉冲。本说明书中为了容易区别,在步骤S503为实现第1删除状态而施加的删除脉冲称为删除脉冲1,之后在步骤S507为实现第2删除状态而施加的删除脉冲称为 ...
【技术保护点】
一种非易失性半导体存储装置,其特征在于,包括:矩阵状排列并具备控制栅极和浮置栅极的多个存储晶体管;包含与上述多个存储晶体管的行对应设置的多个字线和与上述多个存储晶体管的列对应设置的多个位线的存储块;选择上述存储块内的 删除脉冲的施加对象的选择电路;汇总删除上述存储块保持的信息时,执行上述存储块的数据删除的控制的写入删除控制部,在上述汇总删除的过程中,包括汇总删除的过程中的删除状态即第1删除状态和上述第1删除状态之后的删除状态即第2 删除状态,上述第1、第2删除状态,是上述多个存储晶体管的阈值电压的分布分别变得比预定的第1、第2阈值电压低的状态,上述写入删除控制部,指示上述选择电路汇总选择上述存储块内的存储晶体管,以反复施加第1删除脉冲,直到上述 存储块成为上述第1删除状态为止,在上述存储块成为上述第1删除状态后,指示上述选择电路进行选择,使得对上述存储块内的存储晶体管施加比通常的写入弱的写入脉冲, 而且,指示上述选择电路逐个上述区域地进行依次选择,以 ...
【技术特征摘要】
JP 2003-9-4 312905/031.一种非易失性半导体存储装置,其特征在于,包括矩阵状排列并具备控制栅极和浮置栅极的多个存储晶体管;包含与上述多个存储晶体管的行对应设置的多个字线和与上述多个存储晶体管的列对应设置的多个位线的存储块;选择上述存储块内的删除脉冲的施加对象的选择电路;汇总删除上述存储块保持的信息时,执行上述存储块的数据删除的控制的写入删除控制部,在上述汇总删除的过程中,包括汇总删除的过程中的删除状态即第1删除状态和上述第1删除状态之后的删除状态即第2删除状态,上述第1、第2删除状态,是上述多个存储晶体管的阈值电压的分布分别变得比预定的第1、第2阈值电压低的状态,上述写入删除控制部,指示上述选择电路汇总选择上述存储块内的存储晶体管,以反复施加第1删除脉冲,直到上述存储块成为上述第1删除状态为止,在上述存储块成为上述第1删除状态后,指示上述选择电路进行选择,使得对上述存储块内的存储晶体管施加比通常的写入弱的写入脉冲,而且,指示上述选择电路逐个上述区域地进行依次选择,以将上述存储块分割成多个区域,逐个区域地汇总施加第2删除脉冲,直到上述存储块成为上述第2删除状态为止。2.权利要求1所述的非易失性半导体存储装置,其特征在于,上述选择电路根据上述写入删除控制部的指示,在上述第1删除脉冲施加时,汇总选择上述多个字线,在上述第2删除脉冲施加时,汇总选择上述多个字线中的部分字线。3.权利要求2所述的非易失性半导体存储装置,其特征在于,上述写入删除控制部在依次变更行地址及列地址的同时从上述存储块读出数据,进行确认上述存储块是否成为上述第2删除状态的验证动作,在每次上述验证动作的结果为不良时,指示上述选择电路向与上述部分字线连接的存储晶体管施加上述第2删除脉冲,另外指示上述选择电路,使上述部分字线至少包含与上述验证动作的结果为不良时指定的行地址对应的字线。4.权利要求1所述的非易失性半导体存储装置,其特征在于,上述写入删除控制部在上述第1删除脉冲施加时,对上述多个位线施加用于汇总删除的数据,在上述第2删除脉冲施加时,向上述多个位线中的部分位线施加用于上述删除的数据。5.权利要求4所述的非易失性半导体存储装置,其特征在于,上述写入删除控制部在依次变更行地址及列地址的同时从上述存储块读出数据,进行确认上述存储块是否成为上述第2删除状态的验证动作,在每次上述验证动作的结果为不良时,指示上述选择电路向与上述部分位线连接的存储晶体管施加上述第2删除脉冲,另外指示上述选择电路,使上述部分位线至少包含与上述验证动作的结果为不良时指定的列地址对应的位线。6.权利要求1所述的非易失性半导体存储装置,其特征在于,上述选择电路根据上述写入删除控制部的指示,在上述第1删除脉冲施加时,汇总选择上述多个字线,在上述第2删除脉冲施加时,当上述第2删除脉冲的施加次数不足规定数时汇总选择上述多个字线,当上述第2删除脉冲的施加次数为规定数以上时汇总选择上述多个字线中的部分字线。7.权利要求6所述的非易失性半导体存储装置,其特征在于,上述写入删除控制部在依次变更行地址及列地址的同时从上述存储块读出数据,进行确认上述存储块是否成为上述第2删除状态的验证动作,在每次上述验证动作的结果为...
【专利技术属性】
技术研发人员:友枝光弘,中村稔,
申请(专利权)人:株式会社瑞萨科技,株式会社瑞萨电子元件设计,
类型:发明
国别省市:JP[日本]
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