可程序金属氧化半导体存储电路及其写入读取方法技术

一种可程序金属氧化半导体存储电路及其可程序方法；该存储电路包括一第一、第二Ｎ型晶体管，其栅极连接漏极，并可耦接第一控制电压准位，其源极均耦接第二控制电压准位；其中，该第一及第二控制电压准位是用以使该第一或第二Ｎ型晶体管的漏极与源极间的电压（Ｖｄｓ）和栅极与源极间的电压（Ｖｇｓ）之间的压差大于一预设临界电压，方能产生一热载子效应。

【技术实现步骤摘要】

本专利技术是有关于一种半导体装置，特别是有关于一种存储装置，另外，利用应力的金属氧化半导体场效晶体管(Metal Oxide Semiconductor FieldEffect Transistors；MOSFETs)装置的半导体存储装置的可程控方法亦一并揭露。
技术介绍
一般金属氧化半导体场效晶体管(Metal Oxide Semiconductor FieldEffect Transistor；以下简称MOSFET)装置的制造方式是在一半导体基底上形成一栅极氧化层、一源极电极、以及一漏极电极。在栅极氧化层上具有一栅极电极，而源极电极与漏极电极是毗连于栅极氧化层与栅极电极。MOSFET装置的制造方法可能是经由多次的变化，而这些变化为此技艺人士所熟知。当MOSFET装置的栅极电极边缘的硅氧化层之下的栅极介电层注入电荷载子时，将造成热载子效应(hot carrier effect)。MOSFET装置的热载子效应会显示于晶体管的参数中，例如次启始电流(sub-threshold current)和临界电压(threshold voltage)。尤其当MOSFET装置受到热载子效应的应力时，若临界电压漂移(drift)时，则造成次启始电流的增加。由于电荷载子注入于MOSFET装置的半导体基底之上的栅极氧化层时，会造成MOSFET装置的参数漂移。根据MOSFET装置所设计的参数，可得知注入电荷载子可能在栅极氧化层产生许多界面状态，或是陷入栅极氧化层的中间间隙。一般而言，MOSFET装置的热载子效应是由许多因素所控制，例如，被注入的电荷载子的界面硬度、栅极氧化层的陷获密度(trap density)、以及半导体基底/栅极氧化层接口的位能障壁(potential barrier)，这些因素并不限制MOSFET装置的极性。当操作电压被维持住时，MOSFET装置的栅极介电层的厚度和通道宽度均被减小，将使得MOSFET的栅极电极边缘的电场梯度(gradient)增加，用以提高热载子效应。当电场梯度增加时，使得更多的电荷载子注入或陷入半导体基底以与栅极电极边缘之下的栅极氧化层或栅极介电层中。当电荷载子充分地注入或陷入MOSFET装置的半导体基底以与栅极介电层时，使得该MOSFET装置受到应力(stress)。当热载子效应是利用上述因素而被增强或放大时，将使得受到应力的MOSFET装置的半导体基底与栅极介电层的电子电荷增进到某一程度。当MOSFET装置受到更大的应力时，将使其传导率降低，因而具有较高的阻抗。MOSFET装置的高阻抗会维持到注入或陷于MOSFET装置的半导体基底和栅极介电层的电荷被移除。在现有技术中，令人满意的半导体存储设计需增加额外的方法或组件，方能完成具有一次程序写入的非挥发性存储装置。
技术实现思路
有鉴于此，本专利技术的主要目的是提供一可程序金属氧化半导体存储电路及其控制方法。为了达到上述目的，本专利技术的存储控制电路包括一第一N型晶体管、以及第二N型晶体管。第一及第二N型晶体管的栅极连接漏极，并可耦接第一控制电压准位，其源极耦接第二控制电压准位。第一及第二控制电压准位使第一或第二N型晶体管的漏极-源极电压(Vds)和栅极-源极电压(Vgs)之间的压差大于一预设临界电压，方能产生一热载子效应。本专利技术还提供一种可程序方法，适用于一金属氧化半导体存储电路，该金属氧化半导体存储电路包括一闩锁模块、一第一及第二N型晶体管、以及一连接模块；该闩锁模块具有一第一输入端、第二输入端以及至少一输出端；该第一及第二N型晶体管的栅极连接漏极，并可耦接一第一控制电压准位，其源极均耦接一第二控制电压准位；该连接模块用以将该第一N型晶体管的漏极连接至该第一输入端，以及将该第二N型晶体管的漏极连接至该第二输入端，该可程序方法，包括下列步骤禁能该连接模块，使得该第一N型晶体管的漏极无法连接至该第一输入端，且该第二N型晶体管的漏极亦无法连接至该第二输入端；提供该第一控制电压予该第一或第二N型晶体管的栅极及漏极；以及解除提供该第一控制电压予该第一或第二N型晶体管的栅极及漏极。附图说明图1显示本专利技术的存储装置。图2A显示图1不同节点的时序图。图2B显示存储装置在读取操作的节点时序图。图3A显示图1不同节点的时序图。图3B显示存储装置在读取操作的节点时序图。符号说明100存储装置；102闩锁；PM0、PM1P型厚栅极氧化层装置；NM0、NM1N型厚栅极氧化层装置；NM2、NM3N型薄栅极氧化层装置；PM2、PM3P型晶体管；NM4、NM5N型晶体管；VW0、VW1节点；V1及V0控制电压准位；OUT、OUTz输出端；204、206、208、214、304、306、308、314上升边缘；202、216、302、316下降边缘。具体实施例方式为让本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下本专利技术提供一种存储装置，利用热载子效应控制两个N型金属氧化半导体(MOS)装置。图1显示本专利技术的存储装置。如图所示，存储装置100可利用热载子效应而被程序化。存储装置100包括一闩锁102、P型厚栅极氧化层装置PM0、PM1、N型厚栅极氧化层装置NM0、NM1、以及N型薄栅极氧化层装置NM2、NM3。P型厚栅极氧化层装置PM0、PM1用以执行写入动作。N型厚栅极氧化层装置NM0、NM1用以执行读取动作。N型薄栅极氧化层装置NM2、NM3只能有一次程序写入(programmable)。闩锁102具有P型晶体管PM2、PM3以及N型晶体管NM4、NM5。为了成功地注入足够的电荷载子至薄栅极氧化层装置NM2、NM3，以得到热载子效应，故本专利技术的存储装置100是使用厚栅极装置以抵抗高于固定操作电压的电压。若P型厚栅极氧化层装置PM0、PM1在薄栅极氧化层装置NM2、NM3未注入入足够的电荷载子时就发生崩溃，则无法执行程序写入功能。当薄栅极氧化层装置受热载子效应影响时，其通道短于具有高电场的厚栅极氧化层装置。P型厚栅极氧化层装置PM0、PM1的源极均耦接于一高操作电压准位VDDH。根据之前所提到的理由，该高操作电压准位VDDH高于固定操作电压的准位。例如，高操作电压准位VDDH为3.3V，为了得到热载子效应，临界电压的准位为1.2V，因此，固定操作电压的准位需小于1V。P型厚栅极氧化层装置PM0、PM1的漏极分别耦接至薄栅极氧化层装置NM2、NM3的栅极及漏极以及N型厚栅极氧化层装置NM0、NM1的源极。如图所示，在P型厚栅极氧化层装置PM0、PM1的漏极分别耦接至控制电压准位V0、V1。同样地，节点VW0、VW1分别代表P型厚栅极氧化层装置PM0、PM1的栅极，用以可程序存储装置100。薄栅极氧化层装置NM2、NM3的源极均耦接至一控制电压准位VSS。根据电路的设计，薄栅极氧化层装置NM2、NM3的源极可能直接或非直接地连接到地(ground)。N型厚栅极氧化层装置NM0、NM1的栅极均耦接至一参考电压VR。N型厚栅极氧化层装置NM0的漏极耦接至晶体管PM2及NM4的栅极。N型厚栅极氧化层装置NM1的漏极耦接至晶体管PM3及NM5的栅极。当参考电压VR设定在一适当的准位时，N型厚栅极氧化层装置NM0、NM本文档来自技高网...

【技术保护点】
一种可程序方法，适用于一金属氧化半导体存储电路，该金属氧化半导体存储电路包括一闩锁模块、一第一及第二Ｎ型晶体管、以及一连接模块；该闩锁模块具有一第一输入端、第二输入端以及至少一输出端；该第一及第二Ｎ型晶体管的栅极连接漏极，并可耦接一第一控制电压准位，其源极均耦接一第二控制电压准位；该连接模块用以将该第一Ｎ型晶体管的漏极连接至该第一输入端，以及将该第二Ｎ型晶体管的漏极连接至该第二输入端，该可程序方法，包括下列步骤：禁能该连接模块，使得该第一Ｎ型晶体管的漏极无法连接至该第 一输入端，且该第二Ｎ型晶体管的漏极亦无法连接至该第二输入端；提供该第一控制电压予该第一或第二Ｎ型晶体管的栅极及漏极；以及解除提供该第一控制电压予该第一或第二Ｎ型晶体管的栅极及漏极。

【技术特征摘要】
US 2004-3-17 10/803,7851.一种可程序方法，适用于一金属氧化半导体存储电路，该金属氧化半导体存储电路包括一闩锁模块、一第一及第二N型晶体管、以及一连接模块；该闩锁模块具有一第一输入端、第二输入端以及至少一输出端；该第一及第二N型晶体管的栅极连接漏极，并可耦接一第一控制电压准位，其源极均耦接一第二控制电压准位；该连接模块用以将该第一N型晶体管的漏极连接至该第一输入端，以及将该第二N型晶体管的漏极连接至该第二输入端，该可程序方法，包括下列步骤禁能该连接模块，使得该第一N型晶体管的漏极无法连接至该第一输入端，且该第二N型晶体管的漏极亦无法连接至该第二输入端；提供该第一控制电压予该第一或第二N型晶体管的栅极及漏极；以及解除提供该第一控制电压予该第一或第二N型晶体管的栅极及漏极。2.根据权利要求1所述的可程序方法，更包括产生至少一电压准位于该闩锁模块的输出端，用以表示该第一或第二N型晶体管是否已被程序写入。3.根据权利要求2所述的可程序方法，该产生至少一电压准位的步骤，包括下列步骤致能该连接模块，用以连接该第一N型晶体管的漏极与该第一输入端，以及连接该第二N型晶体管的漏极与该第二输入端；比较该闩锁模块的第一及第二输入端的准位，以产生一第一电压，用以代表该第一或第二N型晶体管已被程序写入。4.根据权利要求1所述的可程序方法，其中，该第一控制电压准位是透过二P型厚栅极氧化层晶体管，提供予该第一及第二N型晶体管的漏极，其中，该N型晶体管的栅极氧化层比该P型厚栅极氧化层晶体管的栅极氧化层薄。5.根据权利要...

【专利技术属性】
技术研发人员：陈重辉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]