具有调整输入电阻的偏置电压节点的电流读出放大器电路制造技术

公开了一种电流读出放大器，包括：第一和第二Ｐ型ＭＯＳ晶体管，它们具有分别连接到第一和第二读出输入的源极节点以及彼此交叉耦合的栅极和漏极节点。还包括第一和第二Ｎ型ＭＯＳ晶体管，它们具有分别连接到第一和第二读出输出的漏极节点，所述第一和第二读出输出分别对应着第一和第二Ｐ型ＭＯＳ晶体管的漏极节点，第一和第二Ｎ型ＭＯＳ晶体管具有连接到电源电压的各自的栅极节点。还包括第三和第四Ｎ型ＭＯＳ晶体管，它们具有分别连接到第一和第二读出输出的漏极节点以及连接到偏置电压节点的栅极节点，从而在第一和第二读出输出和公共参考节点之间建立各自的电流通路。

【技术实现步骤摘要】

本专利技术一般涉及集成电路器件及其工作方法，更具体地说，涉及包含读出放大器电路的集成电路存储器件及其工作方法。
技术介绍
通常，随着半导体存储器的芯片尺寸的增大，用来传送数据的数据线的长度也会增加。因此，在半导体存储器中可能会使用电流读出放大器，它与电压读出放大器相比相对较少地受到数据线的电容性负载的影响。在电流读出放大器中，因为在数据线上没有电压差，所以即使连续传送不同的数据时，也不需要对数据线进行均衡补偿。因此，当存储器的工作速度提高时采用电流读出放大器较为有利。不幸的是，传统的电流读出放大器被限制在低电压工作环境下。此外，传统的电流读出放大器可能会遇到工作稳定性降低和/或读出延时增大的问题。图1是传统的电流读出放大器电路的电路图，它应用于半导体存储器中，如动态随机存取存储器(下文中称为DRAM)等。参考图1，示出位线读出放大器(B/L S/A)10、电流读出放大器20和差分放大器30相连的结构。如果存储单元(未示出)中的、在读操作模式中由位线读出放大器10读取为数据0或1的数据，被送到一对数据线DL和/DL上时，那么响应于读出启动信号EN和ENB而工作的电流读出放大器20，通过电流读出该数据并提供电流读出输出SO和/SO。电流读出放大器20的电流读出输出SO和/SO被施加到差分放大器30的输入端，经电压放大，并被传输给数据输出电路(未示出)。图2是说明传统电流读出放大器电路的典型的工作的电路图，其应用于DRAM中。当列选择线CSL被使能时，由位线读出放大器10读取的存储单元中的数据被传输到数据线对DL和/DL上。在图2中，假定用I表示由位线读出放大器10产生的电流之间的差值，用CIO表示数据线对DL和/DL的电容性负载。图中，分别连接到位线对BL和/BL上的P型MOS晶体管M5和M6为负载晶体管，用来向电流读出放大器20提供工作电流。假定流经每一P型MOS晶体管M5和M6的电流均为i，流经节点A的作为电流读出放大器20的第一输出的电流为i-I，流经节点B的作为第二输出的电流为i。也就是说，流经节点A和节点B的电流之间的差为I。如果构成电流读出放大器20的P型MOS晶体管M1和M3工作在饱和区并且具有相同的尺寸，那么MOS晶体管M1和M3的栅极和源极之间的电压差是近似一致的。即VGS1＝VGS3＝V1。同样地，如果P型MOS晶体管M2和M4工作在饱和区并且具有相同的尺寸，那么VGS2＝VGS4＝V2。因为当列选择线CSL工作时选择信号YSEL为零，所以列选择线CSL上的输入节点电压分别为V1+V2，并且具有几乎相同的电压。其结果是，由于进入列选择线CSL的电流差为I但输入节点上的电压保持相同，所以实际上没有产生电压差。这样一来，列选择线CSL的输入电阻RIN近似为零。因此，数据线对DL和/DL能够以全电流模式传输数据。也就是说，RIN＝ΔvIN/ΔiIN＝O/I＝0。当RIN用各个晶体管的跨导来表示时，得到如下的方程式RIN＝{2(gm34-gm12)}/gm12×gm34。在上述方程中，gm为MOS晶体管的跨导。假定是对称设计，则有gm1＝gm2＝gm12和gm3＝gm4＝gm34。为满足RIN为零的条件，则gm12＝gm34。也就是说，形成交叉耦合闩锁电路(latch circuit)的MOS晶体管M1和M2的跨导，与用来防止闩锁工作的电流源晶体管M3和M4的跨导相同。如果RIN＜0，即形成交叉耦合闩锁电路的N型MOS晶体管M1和M2的跨导，大于用来防止闩锁工作的电流源晶体管M3和M4的跨导，那么列选择线CSL可能具有相似的闩锁属性，这将降低工作稳定性。另一方面，如果RIN＞0，那么列选择线CSL可能会工作在电压工作模式。不幸地是，由于在列选择线CSL的两个输入之间产生的电压差，数据传输速度可能会降低。可以调整P型MOS晶体管M1和M2与P型MOS晶体管M3和M4之间的尺寸比，从而使列选择线CSL具有零输入电阻RIN。然而，尽管在特殊条件下可以满足RIN＝0，但是工作电压或工作温度的变化也会使RIN＝0不再满足。这是因为gm12和gm34不能总是保持同样的比值。然而，低电压工作会使列选择线CSL的每个晶体管不能保持在其饱和模式，这会导致RIN有很大的改变。作为要求的最小电压，由于列选择线CSL具有从位线读出放大器到列选择线CSL输入端的电压降加上晶体管M1的阈值电压加上节点A处的摆动电压加上晶体管M3的阈值电压，所以2V或更小的工作电压会使列选择线CSL的晶体管工作在饱和区以外。因此，可能会失去理想列选择线CSL的功能性。仍参考图1，将描述非理想列选择线CSL的工作。通常，为了避免列选择线CSL不稳定的工作，RIN初始设计为具有略大于零的值。这样即使在过程、电压和温度(下文中称为PVT)发生变化时，也可以使RIN保持为正值。因此，在列选择线CSL的输入节点处的电压随着电流的改变而改变。当电流流过图1中的位线读出放大器10时，如果RIN大于零，互补数据线/DL上的电压变得大于数据线DL上的电压。相应地，在用来提供负载电流的P型MOS晶体管M5和M6上产生的负载电流IM5和IM6不再相同。也就是说，如果互补数据线/DL上的电压高于数据线DL上的电压，那么负载电流IM6会变得小于负载电流IM5。在这种情况下会产生两个问题。第一，在电流读出放大器20的两个节点之间产生的电流差表示为/ISO-ISO＝IM6-(IM5-I)。因为电流IM6小于电流IM5，所以电流差小于I。因为位线读出放大器10所产生的电流差I没有全部传递到电流读出放大器20，所以电流差的下降导致输出节点SO和/SO处的电压出现摆动。更进一步地，由于输出节点SO和/SO处的电压成为连接到下一级的差分放大器30的输入，所以这会降低差分放大器的工作速度。第二，如果从不同的位线读出放大器10连续地读取数据，那么当来自位线读出放大器10的数据相同时读出速度可能会降低。考虑这样一种情况，其中有几个输入/输出(I/O)线连接到数据线对DL和/DL，进而连接到一个电流读出放大器进行读操作，并选择不同的列选择线CSL进行连续操作。如果在两端产生电流差/ISO-ISO＝IM6-(IM5-I)，那么第一列选择线CSL会关断从而选择另一个列选择线CSL。结果，I＝0并且两端之间的电流差变为IM6-IM5。因此，电流流向相反方向，同时输出SO和/SO的电压也会变化。当数据线对DL和/DL上的电压逐渐变得相同时，电流差则会消失。在随后的列选择线CSL被使能、并且在数据线对DL和/DL上的电压变成相同之前位线读出放大器10的电流就再次供应到电流读出放大器20的情况下，如果位线读出放大器10的数据与前一数据相同，那么电流的方向一定会再次改变。由于读出输出SO和/SO上的电压改变，所以读出延时会增大。因为当列选择线CSL的输入电阻RIN大于零时就可能出现上面所讨论的问题，所以如有可能输入电阻RIN应设计为零。图3是描述与图1的读出输出相关的信号的仿真波形的图。在图中示出了当位线读出放大器10的数据改变时通过仿真测量作为电流读出放大器的输入的数据线对DL和/DL上的电压、读出输出SO和/SO上的电压以及差分放大器30的输出OUT上的电压得到的结果。横坐标本文档来自技高网...

【技术保护点】
一种电流读出放大器电路，包括：　　　　第一和第二Ｐ型ＭＯＳ晶体管，具有分别连接到第一和第二读出输入的源极节点以及彼此交叉耦合的栅极和漏极节点；　　　　第一和第二Ｎ型ＭＯＳ晶体管，具有分别连接到第一和第二读出输出的漏极节点，所述第一和第二读出输出分别对应于第一和第二Ｐ型ＭＯＳ晶体管的漏极节点，所述第一和第二Ｎ型ＭＯＳ晶体管还具有连接到电源电压的各自的栅极节点；以及　　　　第三和第四Ｎ型ＭＯＳ晶体管，具有分别连接到第一和第二读出输出的漏极节点以及连接到偏置电压节点的栅极节点，以便从第一和第二读出输出到公共参考节点建立各自的电流通路。

【技术特征摘要】
KR 2004-3-3 14234/041.一种电流读出放大器电路，包括第一和第二P型MOS晶体管，具有分别连接到第一和第二读出输入的源极节点以及彼此交叉耦合的栅极和漏极节点；第一和第二N型MOS晶体管，具有分别连接到第一和第二读出输出的漏极节点，所述第一和第二读出输出分别对应于第一和第二P型MOS晶体管的漏极节点，所述第一和第二N型MOS晶体管还具有连接到电源电压的各自的栅极节点；以及第三和第四N型MOS晶体管，具有分别连接到第一和第二读出输出的漏极节点以及连接到偏置电压节点的栅极节点，以便从第一和第二读出输出到公共参考节点建立各自的电流通路。2.如权利要求1所述的电流读出放大器电路，还包括第五N型MOS晶体管，其通过响应于工作启动信号而将第一、第二、第三和第四N型MOS晶体管的源极节点连接到公共参考节点。3.如权利要求1所述的电流读出放大器电路，还包括运算放大器，具有分别连接到第一和第二读出输入的非倒相和倒相输入节点，以及连接到偏置电压节点的输出节点，其中所述运算放大器在其输出节点上产生偏置电压，以便驱动非倒相输入节点和倒相输入节点至大致相同的电压电平。4.如权利要求1所述的电流读出放大器电路，还包括偏置电压发生器，用于向偏置电压节点提供偏置电压。5.如权利要求4所述的电流读出放大器电路，其中偏置电压发生器包括第三和第四P型MOS晶体管，具有分别连接到第一和第二等效读出输入的源极节点以及彼此交叉耦合的栅极和漏极节点；第六和第七N型MOS晶体管，具有分别连接到第一和第二等效读出输出的漏极节点，所述第一和第二等效读出输出对应着第三和第四P型MOS晶体管的漏极节点，所述第六和第七N型MOS晶体管还具有连接到电源电压的栅极节点；第八和第九N型MOS晶体管，具有分别连接到第一和第二等效读出输出的漏极节点以及连接到偏置电压节点的栅极节点，以便从第一和第二等效读出输出到公共参考节点建立电流通路；第十N型MOS晶体管，用于固定地将第六、第七、第八和第九N型MOS晶体管的源极节点连接到公共参考节点；以及运算放大器，具有分别连接到第一和第二等效读出输入的非倒相和倒相输入节点，以及连接到偏置电压节点的输出节点，所述运算放大器在其输出节点上产生偏置电压，以便驱动非倒相输入节点和倒相输入节点至大致相同的电压电平。6.如权利要求5所述的电流读出放大器电路，其中第一和第二P型MOS晶体管分别与第三和第四P型MOS晶体管具有大致相同的尺寸，第一、第二、第三和第四N型MOS晶体管分别与第六、第七、第八和第九N型MOS晶体管具有大致相同的尺寸7.一种电流读出放大器电路，包括第一和第二P型MOS晶体管，具有分别连接到第一和第二读出输入的源极节点以及彼此交叉耦合的栅极和漏极节点；第一和第二N型MOS晶体管，具有分别连接到第一和第二读出输出的漏极节点，所述第一和第二读出输出分别对应着第一和第二P型MOS晶体管的漏极节点，所述第一和第二N型MOS晶体管还具有连接到电源电压的各自的栅极节点；第三和第四N型MOS晶体管，具有分别连接到第一和第二读出输出的漏极节点以及连接到偏置电压节点的栅极节点，以便从第一和第二读出输出到公共参考节点建立各自的电流通路。第五N型MOS晶体管，其通过响应于工作启动信号而将第一、第二、第三和第四N型MOS晶体管的源极节点连接到公共参考节点；以及偏置电压调整电路，用于向偏置电压施加节点提供偏置电压，以便第一和第二读出输入的电压电...

【专利技术属性】
技术研发人员：李相普，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]