【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及存储设备，以及更具体地，涉及用于读出由存储设备中的存储单元产生的差分电压的读出放大器，该存储设备例如为动态随机存取存储器(“DRAM”)设备。
技术介绍
例如静态随机存取存储器(“SRAM”)设备和动态随机存取存储器(“DRAM”)设备的存储设备通常广泛用于各种电子系统，例如个人计算机。存储设备包括一个或多个存储单元阵列，其中在DRAM设备中，所述一个或多个存储单元阵列是以行和列形式设置的多个小电容器。图1中显示了传统的DRAM存储阵列10的一部分。阵列10包括对于阵列10的每列的一对位线DL、DL*，图1中只显示了其中的一对。大量的存储单元12耦合到位线DL、DL*。每个存储单元12都包括存取晶体管16以及耦合在晶体管16和单元板20之间存储单元电容器18，其中所述单元板20通常偏置在电源电压的一半处，例如VCC/2。电容器18通常存储与电源电压VCC或接地电压相等的电压。每个存取晶体管16的栅极通常耦合到相应的字线WL0、WL1，尽管图1中只显示了这些字线中的其中两个。对于“折叠式位线”结构，偶数的字线(例如WL0)都耦合到位线DL，以及奇数的字线(例如WL1)都耦合到互补的位线DL*。因此，对于阵列10中存储单元12的每行，都设置一条字线WL。每一对位线DL、DL*耦合到相应的读出放大器30，该读出放大器30执行两个功能第一、“平衡”位线，以及第二、读出形成在位线DL、DL*之间的差分电压，并且然后将位线驱动到对应的逻辑电平。利用平衡电路34来实现平衡位线DL、DL*，其使得它们处于相同的电压。平衡电路34包括耦合在位线DL、DL*...
【技术保护点】
一种读出放大器，包括：第一读出放大器部分，包括：第一和第二互补的读出线；第一开关，耦合在所述第一读出线和第一电源节点之间，所述第一开关具有耦合到所述第二读出线的控制端；第二开关，耦合在所述第二读出线和所述第一电源节点之间，所述第二开关具有耦合到所述第一读出线的控制端；第三开关，耦合在所述第一读出线和第二电源节点之间，所述第三开关具有耦合到所述第二读出线的控制端；第四开关，耦合在所述第二读出线和所述第二电源节点之间，所述第四开关具有耦合到所述第一读出线的控制端；第二读出放大器部分，包括：一对互补的位线；第一开关，耦合在第一位线和第三电源节点之间，所述第一开关具有耦合到所述第二读出线的控制端；第二开关，耦合在第二位线和所述第三电源节点之间，所述第二开关具有耦合到所述第一读出线的控制端；第三开关，耦合在所述第一位线和第四电源节点之间，所述第三开关具有耦合到所述第二读出线的控制端；第四开关，耦合在所述第二位线和所述第四电源节点之间，所述第四开关具有耦合到所述第一读出线的控制端；第六开关，耦合在所述第一读出线和所述第一位线之间，所述第六开关具有一控制端；以及第七开关，耦合在所述第二读出线和所述第...
【技术特征摘要】
【国外来华专利技术】US 2003-2-25 10/374,3761.一种读出放大器，包括第一读出放大器部分，包括；第一和第二互补的读出线；第一开关，耦合在所述第一读出线和第一电源节点之间，所述第一开关具有耦合到所述第二读出线的控制端；第二开关，耦合在所述第二读出线和所述第一电源节点之间，所述第二开关具有耦合到所述第一读出线的控制端；第三开关，耦合在所述第一读出线和第二电源节点之间，所述第三开关具有耦合到所述第二读出线的控制端；第四开关，耦合在所述第二读出线和所述第二电源节点之间，所述第四开关具有耦合到所述第一读出线的控制端；第二读出放大器部分，包括一对互补的位线；第一开关，耦合在第一位线和第三电源节点之间，所述第一开关具有耦合到所述第二读出线的控制端；第二开关，耦合在第二位线和所述第三电源节点之间，所述第二开关具有耦合到所述第一读出线的控制端；第三开关，耦合在所述第一位线和第四电源节点之间，所述第三开关具有耦合到所述第二读出线的控制端；第四开关，耦合在所述第二位线和所述第四电源节点之间，所述第四开关具有耦合到所述第一读出线的控制端；第六开关，耦合在所述第一读出线和所述第一位线之间，所述第六开关具有一控制端；以及第七开关，耦合在所述第二读出线和所述第二位线之间，所述第七开关具有一控制端。2.根据权利要求1所述的读出放大器，其中，所述多个开关的每一个都包括各自的FET晶体管。3.根据权利要求2所述的读出放大器，其中，所述多个开关的每一个都包括各自的MOSFET晶体管。4.根据权利要求1所述的读出放大器，其中，所述第一电源电压和所述第三电源电压彼此相等。5.根据权利要求4所述的读出放大器，其中，所述第一和第三电源电压包括正电压。6.根据权利要求1所述的读出放大器，其中，所述第二电源电压和所述第四电源电压彼此不同。7.根据权利要求6所述的读出放大器，其中，所述第二电源电压包括负电压，以及所述第四电源电压包括零伏。8.根据权利要求1所述的读出放大器，还包括控制电路，耦合到所述第六和第七开关的控制端。9.根据权利要求8所述的读出放大器，还包括第八开关，耦合在所述第四电源节点和电源端之间，所述第八开关具有一控制端，以及其中，所述控制电路进一步耦合到所述第八开关的所述控制端。10.根据权利要求1所述的读出放大器，还包括第八开关，耦合在所述第一电源节点和第一电源端之间，所述第八开关具有一控制端；以及第九开关，耦合在所述第三电源节点和第二电源端之间，所述第九开关具有一控制端。11.一种用于读出差分电压的放大器，包括第一读出放大器，具有互补的第一和第二输出端以及互补的第一和第二输入端，所述第一输入端耦合到所述第二输出端，以及所述第二输入端耦合到所述第一输出端；第二读出放大器，具有互补的第一和第二输出端以及互补的第一和第二输入端，所述第一输入端耦合到所述第一读出放大器的所述第二输出端，以及所述第二输入端耦合到所述第一读出放大器的所述第一输出端；耦合电路，用于将所述第一读出放大器的第一输出端耦合到所述第二读出放大器的第一输出端，并且将所述第一读出放大器的第二输出端耦合到所述第二读出放大器的第二输出端。12.根据权利要求11所述的读出放大器，其中，所述耦合电路包括第一开关，将所述第一读出放大器的第一输出端耦合到所述第二读出放大器的第一输出端，所述第一开关具有一控制端；以及第二开关，将所述第一读出放大器的第二输出端耦合到所述第二读出放大器的第二输出端，所述第二开关具有一控制端。13.根据权利要求12所述的读出放大器，其中，所述第一和第二开关包含各自的FET晶体管。14.根据权利要求11所述的读出放大器，还包括第一开关，通过所述第一开关将第一电源电压耦合到所述第一读出放大器；第二开关，通过所述第二开关将第二电源电压耦合到所述第一读出放大器；第三开关，通过所述第三开关将第三电源电压耦合到所述第二读出放大器；以及第四开关，通过所述第四开关将第四电源电压耦合到所述第二读出放大器。15.根据权利要求14所述的读出放大器，其中，所述第一、第二、第三和第四开关包含各自的FET晶体管。16.根据权利要求14所述的读出放大器，其中，所述第一电源电压与所述第三电源电压相同，并且所述第二电源电压与所述第四电源电压不同。17.根据权利要求16所述的读出放大器，其中，所述第一和第二电源电压是正电压，所述第二电源电压是负电压，并且所述第四电源电压为零伏。18.一种读出放大器，包括第一读出放大器部分，包括第一和第二互补的读出线；第一p沟道读出晶体管，其源极和漏极耦合在所述第一读出线和第一电压之间，并且其栅极耦合到所述第二读出线；第二p沟道读出晶体管，其源极和漏极耦合在所述第二读出线和所述第一电压之间，并且其栅极耦合到所述第一读出线；第一n沟道读出晶体管，其源极和漏极耦合在所述第一读出线和第二电压之间，并且其栅极耦合到所述第二读出线；第二n沟道读出晶体管，其源极和漏极耦合在所述第二读出线和所述第二电压之间，并且其栅极耦合到所述第一读出线；第二读出放大器部分，包括一对互补的位线；第一p沟道读出晶体管，其源极和漏极耦合在第一位线和第三电压之间，并且其栅极耦合到所述第二读出线；第二p沟道读出晶体管，其源极和漏极耦合在所述第二位线和所述第三电压之间，并且其栅极耦合到所述第一读出线；第一n沟道读出晶体管，其源极和漏极耦合在所述第一位线和第四电压之间，并且其栅极耦合到所述第二读出线；第二n沟道读出晶体管，其源极和漏极耦合在所述第二位线和所述第四电压之间，并且其栅极耦合到所述第一读出线；第一耦合晶体管，其源极和漏极耦合在所述第一读出线和所述第一位线之间；以及第二耦合晶体管，其源极和漏极耦合在所述第二读出线和所述第二位线之间。19.根据权利要求18所述的读出放大器，其中，所述第一电压和所述第三电压彼此相等。20.根据权利要求19所述的读出放大器，其中，所述第一和第三电压包括正电压。21.根据权利要求18所述的读出放大器，其中，所述第二电压和所述第四电压彼此不同。22.根据权利要求21所述的读出放大器，其中，所述第二电压包括负电压，并且所述第四电压包括零伏。23.根据权利要求18所述的读出放大器，还包括控制电路，耦合到所述第一耦合晶体管的栅极并且耦合到所述第二耦合晶体管的栅极。24.根据权利要求18所述的读出放大器，其中，所述耦合晶体管包括各自的n沟道晶体管。25.一种存储设备，包括行地址电路，可操作用于接收和解码施加到所述存储设备的外部地址端的行地址信号；列地址电路，可操作用于接收和解码施加到所述外部地址端的列地址信号；至少一个以行和列设置的存储单元阵列，所述存储单元的每一个都用于将写入所述阵列或者从所述阵列读取的数据位存储在由所述解码的行地址信号以及所述解码的列地址信号所确定的位置；多个读出放大器，设置用于所述至少一个阵列中的存储单元的各个列，所述读出放大器的每一个都包括第一读出放大器部分，包括第一和第二互补的读出线；第一p沟道读出晶体管，其源极和漏极耦合在所述第一读出线和第一电压之间，并且其栅极耦合到所述第二读出线；第二p沟道读出晶体管，其源极和漏极耦合在所述第二读出线和所述第一电压之间，并且其栅极耦合到所述第一读出线；第一n沟道读出晶体管，其源极和漏极耦合在所述第一读出线和第二电压之间，并且其栅极耦合到所述第二读出线；第二n沟道读出晶体管，其源极和漏极耦合在所述第二读出线和所述第二电压之间，并且其栅极耦合到所述第一读出线；第二读出放大器部分，包括一对互补的位线；第一p沟道读出晶体管，其源极和漏极耦合在第一位线和第三电压之间，并且其栅极耦合到所述第二读出线；第二p沟道读出晶体管，其源极和漏极耦合在第二位线和所述第三电压之间，并且其栅极耦合到所述第一读出线；第一n沟道读出晶体管，其源极和漏极耦合在所述第一位线和第四电压之间，并且其栅极耦合到所述第二读出线；第二n沟道读出晶体管，其源极和漏极耦合在所述第二位线和所述第四电压之间，并且其栅极耦合到所述第一读出线；第一耦合晶体管，其源极和漏极耦合在所述第一读出线和所述第一位线之间；以及第二耦合晶体管，其源极和漏极耦合在所述第二读出线和所述第二位线之间；数据路径电路，用于将与所述数据位相对应的数据信号耦合在所述多个读出放大器和所述存储设备的外部数据端之间；以及命令解码器，用于解码施加到所述存储设备的各个外部命令端的多个命令信号，所述命令解码器产生与所述解码的命令信号相对应的控制信号。26.根据权利要求25所述的存储设备，其中，所述第一电压和所述第三电压彼此相等。27.根据权利要求26所述的存储设备，其中，所述第一和第三电压包括正电压。28.根据权利要求25所述的存储设备，其中，所述第二电压和所述第四电压彼此不同。29.根据权利要求28所述的存储设备，其中，所述第二电压包括负电压，并且所述第四电压包括零伏。30.根据权利要求25所述的存储设备，还包括控制电路，耦合到所述第一耦合晶体管的栅极并且耦合到所述第二耦合晶体管的栅极。31.根据权利要求30所述的读出放大器，其中，所述耦合晶体管包含各自的n沟道晶体管。32.根据权利要求25所述的存储设备，其中，所述存储设备包括动态随机存取存储设备。33.根据权利要求32所述的存储设备，其中，所述动态随机存取存储射设备包括同步动态随机存取存储设备。34.一种存储设备，包括行地址电路，用于接收和解码施加到所述存储设备的外部地址端的行地址信号；列地址电路，用于接收和解码施加到所述外部地址端的列地址信号；至少一个以行和列设置的存储单元阵列，所述存储单元的每一个都将写入所述阵列或者从所述阵列读取的数据位存储在由所述解码的行地址信号以及所述解码的列地址信号所确定的位置；多个读出放大器，设置用于所述至少一个阵列中的存储单元的各个列，所述读出放大器的每一个都包括第一读出放大器部分，具有互补的第一和第二输出端以及互补的第一和第二输入端，所述第一输入端耦合到所述第二输出端，并且所述第二输入端耦合到所述第一输出端；第二读出放大器部分，具有互补的第一和第二输出端以及互补的第一和第二输入端，所述第一输入端耦合到所述第一读出放大器部分的第二输出端，并且所述第二输入端耦合到所述第一读出放大器部分的第一输出端；以及耦合电路，用于将所述第一读出放大器部分的所述第一输出端耦合到所述第二读出放大器部分的所述第一输出端，并且将所述第一读出放大器部分的所述第二输出端耦合到所述第二读出放大器部分的所述第二输出端。数据路径电路，用于将与所述数据位相对应的数据信号耦合在所述多个读出放大器和所述存储设备的外部数据端之间；以及命令解码器，用于解码施加到所述存储设备的各个外部命令端的多个命令信号，所述命令解码器产生与所述解码的命令信号相对应的控制信号。35.根据权利要求34所述的存储设备，其中，所述耦合电路包括第一开关，将所述第一读出放大器部分的第一输出端耦合到所述第二读出放大器部分的第一输出端，所述第一开关具有一控制端；以及第二开关，将所述第一读出放大器部分的第二输出端耦合到所述第二读出放大器部分的第二输出端，所述第二开关具有一控制端。36.根据权利要求35所述的存储设备，其中，所述第一和第二开关包含各自的FET晶体管。37.根据权利要求34所述的存储设备，还包括第一开关，通过所述第一开关将第一电源电压耦合到所述第一读出放大器部分；第二开关，通过所述第二开关将第二电源电压耦合到所述第一读出放大器部分；第三开关，通过所述第三开关将第三电源电压耦合到所述第二读出放大器部分；第四开关，通过所述第四开关将第四电源电压耦合到所述第二读出放大器部分。38.根据权利要求37所...
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