快闪存储器数据存储装置制造方法及图纸

在快闪存储器数据存储装置中，嵌入了多级快闪输入缓冲单元，其中数据总线的宽度逐渐扩大，且控制时钟的周期被逐渐延长。在一个例子中，该快闪存储器数据存储装置使得其嵌入的快闪存储器在８０纳秒的周期内被并行地以１２８位数据来访问，同时在２０纳秒的周期期间与外部系统并行地进行１６位数据的通信。该快闪存储器数据存储装置改进了快闪存储器和缓冲存储器间的数据速率，结果导致快闪存储器和外部系统间数据速率的显著提升。

【技术实现步骤摘要】

本专利技术涉及一种数据存储装置，具体地说，涉及一种含与非(NAND)型快闪存储器的快闪存储器数据存储装置。
技术介绍
对于能够被电子编程和擦除、并可在撤除电力供应后仍保持数据的非易失性存储器设备有持续增长的需求。特别地，与非型快闪存储器被广泛地用作对于音乐、图片等等的存储设备，因为它们能够在给定的芯片尺寸上存储大量数据。同时，由于许多计算机用户继续要求更快速的系统操作，故计算机的系统操作速度(或频率)的标准已升级至约10纳秒操作周期。然而，由于在编程和读取操作期间关于数据线的控制所消耗的周期时间，因此标准与非型快闪存储器具有80纳秒量级(order)的数据访问周期。为此，包含这种与非型快闪存储器设备的数据存储装置难以具有与外部系统的操作周期相应的操作周期。为了解决此局限，已经提出了将缓冲存储器嵌入快闪存储器数据存储装置的技术。在此情形中，缓冲存储器存储属于一页快闪存储器的数据。当缓冲存储器的一页数据由外部系统提供来使用时，另一页数据则从快闪存储器传送给缓冲存储器。该方法致使将外部系统和快闪存储器数据存储装置间的数据传输速度(即数据速率)提高到某一程度。然而，由于快闪存储器和缓冲存储器间的数据速率仍相对较低，故作为结果得到的系统通常不足以满足用户对现代系统中外部系统和快闪存储器数据存储装置间的数据传输速度(即数据速率)的需求。
技术实现思路
本专利技术提供了一种改进外部系统和快闪存储器间的数据交换速率的快闪存储器数据存储装置。一方面，本专利技术涉及一种快闪存储器数据存储装置，其通过主机总线组与外部系统并行地收发数据。该装置包括通过快闪总线组收发数据的快闪存储器，其快闪总线组的总线宽度(FW)比主机总线组的总线宽度(HW)更大，其中总线宽度表示响应于同一时钟信号而并行地收发数据的总线的线数；和控制快闪总线组和主机总线组间数据传输操作的快闪接口。快闪接口包括第1至第n个快闪输入缓冲器，所述快闪输入缓冲器响应于第1至第n个传送控制时钟信号，而在级中地将数据传送至主机总线组，这里n≥2。第i个快闪输入缓冲器，这里2≤i≤n，通过第i个输入缓冲总线组而提供数量至少为Ni的数据，其中每个第i个输入缓冲总线组的总线宽度(IBWi)都比每个第(i-1)个输入缓冲总线组的总线宽度(IBWi-1)更宽，其中第i个传送控制时钟信号的周期(Ti)比第(i-1)个传送控制时钟信号的周期(Ti-1)更长，而且其中Ni是通过将FW除以IBW而得到的。在一个实施例中，总线宽度(IBWi)是总线宽度(IBWi-1)的2倍。在另一实施例中，周期(Ti)是周期(Ti-1)的2倍。在另一实施例中，快闪接口还包括提供第1至第n个传送控制时钟信号的控制时钟生成器。在另一实施例中，控制时钟生成器包括提供第j个传送控制时钟信号的基准时钟生成器；和周期调节器(modulator)，其改变第j个传送控制时钟信号的周期并提供第1至第n个传送控制时钟信号，其中当n是奇数时，j是(n+1)/2，当n是偶数时，j是n/2。在另一实施例中，第i个快闪输入缓冲器包括数量为Ni的第i个数据锁存器(latch)，其每Ni个脉冲即响应于第i个传送控制时钟信号中的顺序时钟脉冲而为第i个输入缓冲总线组中的每个提供数据。在另一实施例中，第i个快闪输入缓冲器还包括第i个锁存器选择计数器，其除了在i是n的情形以外，都要对第i个传送控制时钟信号中的时钟脉冲进行计数，并提供数量为Ni的第i个锁存器计数信号，所述锁存器计数信号控制第i个数据锁存器的数据传送操作。在另一实施例中，快闪接口还包括输出缓冲器，其响应于第n个传送控制时钟信号，而将数量为Ni的数据从快闪存储器传送至输出缓冲总线组；和输出多路复用器，其每Ni个脉冲即响应于第1传送控制时钟信号中的时钟脉冲，而依序选择输出缓冲总线组中的一个，并从所选的输出缓冲总线组中为外部系统提供数据。在另一实施例中，输出多路复用器包括依序选择Ni个输出缓冲总线组中之一的输出多路复用器；和多路复用计数器，其对第1传送控制时钟信号中的时钟脉冲进行计数，并提供数量为Ni的多路复用计数信号，所述多路复用计数信号选择输出缓冲总线组。另一方面，本专利技术涉及一种快闪存储器数据存储装置，其通过主机总线组与外部系统并行地收发数据，包括快闪存储器，通过快闪总线组收发数据，其快闪总线组的总线宽度(FW)比主机总线组的总线宽度(HW)更大，其中总线宽度表示响应于同一时钟信号而并行地收发数据的总线的线数；缓冲存储器，临时存储被传送的数据；主机接口，控制主机总线组和缓冲存储器间的数据传输；和快闪接口，控制快闪总线组和缓冲存储器间的数据传输，其中快闪接口包括第1至第n个快闪输入缓冲器，其响应于第1至第n个传送控制时钟信号而在级中将数据传送至主机总线组，这里n≥2，且其中第i个快闪输入缓冲，这里2≤i≤n，通过第i个输入缓冲总线组而提供数量至少为Ni的数据，其中每个第i个输入缓冲总线组的总线宽度(IBWi)都比每个第(i-1)个输入缓冲总线组的总线宽度(IBWi-1)更宽，其中第i个传送控制时钟信号的周期(Ti)比第(i-1)个传送控制时钟信号的周期(Ti-1)更长，而且其中Ni是通过将FW除以IBW而得到的。在一个实施例中，缓冲存储器包括第1和第2临时存储单元，其每个与主机接口和快闪接口收发由主机总线组的总线宽度构成的数据；和缓冲多路复用器，其为第1和第2临时存储单元二者之一提供来自主机接口的主机总线组的数据，并为主机接口和快闪接口二者之一提供来自第1和第2临时存储单元的数据。在另一实施例中，第1和第2临时存储单元中的每个都包括存储具有快闪总线组的总线宽度(FW)的数据的SRAM。在另一实施例中，主机接口包括芯片选择多路复用器，其响应于选择地址、控制要被从外部系统提供给第1临时存储单元的数据的第1存储使能信号、控制要被从外部系统提供给第2临时存储单元的数据的第2存储使能信号，通过对由外部系统提供的芯片使能信号进行去多路复用(de-multiplex)，从而为缓冲多路复用器提供第1和第2存储使能信号。在另一实施例中，主机接口还包括主机输出多路复用器，其选择由第1和第2临时存储单元提供的数据组之一，并为外部系统提供所选的数据组。附图说明通过对本专利技术的优选实施例的更具体的说明，本专利技术的上述和其他目的、特点和优点将会变得更加清楚，如附图中所描绘的那样，其中在不同视图中相同的附图标记指代相同部件。附图不必要按比例，而是将重点放在描绘本专利技术的原理上。图1是描绘根据本专利技术的优选实施例的快闪存储器数据存储装置的框图；图2是根据本专利技术而描绘的图1所示的快闪存储器的功能构造的框图；图3是根据本专利技术而描绘的图1的快闪接口的功能构造的详细框图；图4是根据本专利技术而描绘的图3的输入路径的第1至第3快闪输入缓冲器的框图；图5是根据本专利技术而描绘的通过图4的第1至第3快闪输入缓冲器而传送数据的过程的时序图；图6是根据本专利技术的包括在图3的输出路径中的快闪输出缓冲器和多路复用器的详细框图；图7是根据本专利技术而描绘的通过图6的快闪输出缓冲器和多路复用器而传送数据的过程的时序图；图8是根据本专利技术而描绘图3的控制时钟生成器的框图；图9是根据本专利技术的图8的周期缩短块的详细电路图；图10是根据本专利技术的图8的周期延长块的详细电路图本文档来自技高网...

【技术保护点】
一种快闪存储器数据存储装置，其通过主机总线组与外部系统并行地收发数据，包括：快闪存储器，通过快闪总线组收发数据，所述快闪总线组的总线宽度（ＦＷ）比所述主机总线组的总线宽度（ＨＷ）更大，其中所述总线宽度表示响应于同一时钟信号而并行地收 发数据的总线的线数；以及快闪接口，控制所述快闪总线组和所述主机总线组间的数据传输操作，其中所述快闪接口包括第１至第ｎ个快闪输入缓冲器，其响应于第１至第ｎ个传送控制时钟信号，而在级中地将数据传送至所述主机总线组，这里ｎ≥２，以 及其中第ｉ个快闪输入缓冲器，这里２≤ｉ≤ｎ，通过第ｉ个输入缓冲总线组而提供数量至少为Ｎｉ的数据，其中每个第ｉ个输入缓冲总线组的总线宽度（ＩＢＷｉ）都比每个第（ｉ－１）个输入缓冲总线组的总线宽度（ＩＢＷｉ－１）更宽，其中第ｉ个传送控制 时钟信号的周期（Ｔｉ）比第（ｉ－１）个传送控制时钟信号的周期（Ｔｉ－１）更长，且其中通过将ＦＷ除以ＩＢＷ而得到Ｎｉ。

【技术特征摘要】
KR 2004-12-17 107676/041.一种快闪存储器数据存储装置，其通过主机总线组与外部系统并行地收发数据，包括快闪存储器，通过快闪总线组收发数据，所述快闪总线组的总线宽度(FW)比所述主机总线组的总线宽度(HW)更大，其中所述总线宽度表示响应于同一时钟信号而并行地收发数据的总线的线数；以及快闪接口，控制所述快闪总线组和所述主机总线组间的数据传输操作，其中所述快闪接口包括第1至第n个快闪输入缓冲器，其响应于第1至第n个传送控制时钟信号，而在级中地将数据传送至所述主机总线组，这里n≥2，以及其中第i个快闪输入缓冲器，这里2≤i≤n，通过第i个输入缓冲总线组而提供数量至少为Ni的数据，其中每个第i个输入缓冲总线组的总线宽度(IBWi)都比每个第(i-1)个输入缓冲总线组的总线宽度(IBWi-1)更宽，其中第i个传送控制时钟信号的周期(Ti)比第(i-1)个传送控制时钟信号的周期(Ti-1)更长，且其中通过将FW除以IBW而得到Ni。2.根据权利要求1所述的快闪存储器数据存储装置，其中所述总线宽度(IBWi)是所述总线宽度(IBWi-1)的2倍。3.根据权利要求2所述的快闪存储器数据存储装置，其中所述周期(Ti)是所述周期(Ti-1)的2倍。4.根据权利要求3所述的快闪存储器数据存储装置，其中所述快闪接口还包括提供所述第1至第n个传送控制时钟信号的控制时钟生成器。5.根据权利要求4所述的快闪存储器数据存储装置，其中所述控制时钟生成器包括基准时钟生成器，提供第j个传送控制时钟信号；以及周期调节器，其改变第j个传送控制时钟信号的周期，并提供第1至第n个传送控制时钟信号，其中，当n是奇数时，j是(n+1)/2，而当n是偶数时，j是n/2。6.根据权利要求1所述的快闪存储器数据存储装置，其中所述第i个快闪输入缓冲器包括数量为Ni的第i个数据锁存器，其每Ni个脉冲即响应于第i个传送控制时钟信号中的顺序时钟脉冲而为每个第i个输入缓冲总线组提供数据。7.根据权利要求6所述的快闪存储器数据存储装置，其中第i个快闪输入缓冲器还包括第i个锁存器选择计数器，其除了在i是n的情形以外，都要对第i个传送控制时钟信号中的时钟脉冲进行计数，并提供数量为Ni的第i个锁存器计数信号，其控制第i个数据锁存器的数据传送操作。8.根据权利要求1所述的快闪存储器数据存储装置，其中所述快闪接口还包括输出缓冲器，其响应于第n个传送控制时钟信号，而将数量为Ni的数据从快闪存储器传送至输出缓冲总线组；以及输出多路复用器，其每Ni个脉冲即响应于第1传送控制时钟信号中的时钟脉冲而依序选择所述输出缓冲总线组中的一个，并从所选的输出缓冲总线组中为所述...

【专利技术属性】
技术研发人员：朴砇建，李镇旭，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]