移位缓存单元及相关的信号驱动电路与显示系统技术方案

一种移位缓存单元，能够依序地产生两输出脉冲，包括一第一单元，包括一第一输入端以及一第二输入端，分别地耦接至一启始脉冲以及一时序信号，用以于一第一周期时，输出一第一输出脉冲；以及一第二单元，包括一第一输入端以及一第二输入端，分别地耦接至上述第一输出脉冲以及上述时序信号的反相信号，用以于一第二周期时，输出一第二输出脉冲。

【技术实现步骤摘要】

本专利技术有关于一种移位缓存单元，特别有关一种能够依序地产生两输出脉冲的移位缓存单元。
技术介绍
图1所示为一传统移位缓存单元10。传统移位暂存电路会含有多个移位缓存单元10，依序地产生脉冲信号，以驱动液晶显示面板。图2所示为图1所示的移位缓存器的输入信号(STB、CLK及CLK)的时序图。然而，于移位缓存器10中，时序脉冲CLK及CLK的工作周期(duty cycle)TC，必须完全地落在输入脉冲STB的工作周期TS中。再者，由于时序脉冲CLK及CLK的控制，时脉反相器(clock inverter)CINV4及CINV5会快速地切换，因而大量地耗损电能。此外，传统移位缓存单元由于其所需组件的数目较多，因此要较大的芯片面积。
技术实现思路
有鉴于此，本专利技术的首要目的，是在于降低移位缓存单元的电能损耗。本专利技术的另一目的，是在于减少移位缓存单元所需的组件数，藉以减少所需的芯片面积。本专利技术的又一目的，是在于提供一种能够依序地产生两输出脉冲的移位缓存单元。根据上述目的，本专利技术是提供一种移位缓存器单元，包括一第一单元，包括一第一输入端以及一第二输入端，分别地耦接至一启始脉冲以及一时序信号，用以于一第一周期时，输出一第一输出脉冲；以及一第二单元，包括一第一输入端以及一第二输入端，分别地耦接至上述第一输出脉冲以及上述时序信号的反相信号，用以于一第二周期时，输出一第二输出脉冲。根据上述目的，本专利技术亦提供另一移位缓存器，其中一第一单元是于一第一周期时，根据一启始脉冲以及一时序信号，藉由一第一反相器，输出一第一输出脉冲；以及一第二单元是于一第二周期时，根据上述第一输出脉冲以及上述时序信号的反相信号，藉由一第二反相器，输出一第二输出脉冲。附图说明图1是表示一传统移位缓存器。图2为图1中传统移位缓存器的操作信号时序图。图3为本专利技术的移位缓存器的示意图。图4为本专利技术的移位缓存器的另一示意图。图5为本专利技术的移位缓存器的操作信号时序图。图6为本专利技术的信号驱动电路的示意图。图7为本专利技术的信号驱动电路的操作信号时序图。图8为本专利技术的显示系统的示意图。符号说明10移位缓存单元；STB、CLK、CLK脉冲；CINV4、CINV5时脉反相器；TS、TC工作周期。400显示系统；410显示组件；300信号驱动电路；200、SR1～SRN移位缓存单元；10第一单元；20第二单元；INV1～INV5反相器；CINV1～CINV3时脉反相器；CLK时序信号；STB启始脉冲；CLK时序信号的反相信号；NOR1、NOR2NOR闸；CP1～CP3第一控制端；CN1～CN2第二控制端；ND1～ND2节点；Q1～Q4、Q2N-1、Q2N输出脉冲；VDD第一电压； VSS第二电压；P1～P6、N1～N6晶体管；TS、TC工作周期；T1第一周期；T2第二周期。具体实施例方式为了让本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下图3所示为本专利技术的移位缓存单元的示意图。如图所示，移位缓存单元200包括一第一单元10以及一第二单元20。第一单元10用以接收一启始脉冲STB以及一时序信号CLK，用以于一第一周期时，输出一第一输出脉冲Q1，第二单元20用以接收第一输出脉冲Q1以及时序信号CLK的反相信号CLK，用以于一第二周期时，输出一第二输出脉冲Q2。如图3中所示，第一单元10是可包括一NOR闸NOR1、二时脉反相器CINV1及CINV2、三反相器INV1、INV2及INV3。NOR闸NOR1是包括一第一输入端耦接启始脉冲STB以及一第二输入端耦接反相器INV2的输出端。时脉反相器CINV1是包括一输入端耦接时序信号CLK、一第一控制端CP1耦接NOR闸NOR1的输出端、一第二控制端CN1耦接反相器INV1的输出端，以及一输出端耦接至一节点ND1。反相器INV1是具有一输入端耦接NOR闸NOR1的输出端、时脉反相器CINV1的第一控制端CP1与时脉反相器CINV2的第二控制端CN2，以及一输出端耦接时脉反相器CINV1的第二控制端CN1与时脉反相器CINV2的第一控制端CP2。时脉反相器CINV2是包括一输入端耦接反相器INV2的输出端，一第一控制端CP2耦接反相器INV1的输出端，一第二控制端CN2耦接NOR闸NOR1的输出端，以及一输出端耦接节点ND1。反相器INV2是具有输入端耦接节点ND1、输出端耦接时脉反相器CINV2的输入端以及NOR闸NOR1的第二输入端。反相器INV3是具有一输入端，用以接收时序信号CLK，并输出时序信号CLK的反相信号CLK。第二单元20是包括NOR闸NOR2、时脉反相器CINV3，以及二反相器INV4及INV5。NOR闸NOR2具有一第一输入端耦接NOR闸NOR1的第二输入端与反相器I NV2的输出端，一第二输入端耦接反相器INV5的输出端，以及一输出端耦接反相器INV4的输入端与时脉反相器CINV3的第一控制端CP3。时脉反相器CINV3是包括一输入端耦接时序信号CLK的反相信号CLK，一第一控制端CP3耦接NOR闸NOR2的输出端与反相器INV4的输入端，一第二控制端CN3耦接反相器INV4的输出端，以及一输出端耦接反相器INV5。反相器INV5是具有一输入端耦接时脉反相器CINV3的输出端，以及一输出端耦接NOR闸NOR2的第二输入端。图4为本专利技术的移位缓存器200的另一示意图。如图所示，时脉反相器CINV1包括二PMOS晶体管P1及P2，以及二NMOS晶体管N1及N2，时脉反相器CINV2包括二PMOS晶体管P3及P4，以及二NMOS晶体管N 3及N4，且时脉反相器CINV3包括二PMOS晶体管P5及P6，以及二NMOS晶体管N5及N6。于时脉反相器CINV1中，PMOS晶体管P1是包括一第一端耦接一第一电压VDD，一控制端耦接NOR闸NOR1的输出端与反相器INV1的输入端，以及一第二端。PMOS晶体管P2是包括一第一端耦接PMOS晶体管P1的第二端，一控制端耦接时序信号CLK，以及一第二端耦接节点ND1。NMOS晶体管N1是包括一第一端耦接节点ND1，一控制端耦接PMOS晶体管P2的控制端，以及一第二端。NMOS晶体管N2是包括一第一端耦接NMOS晶体管N1的第二端，一控制端耦接反相器INV1的输出端，以及一第二端耦接一第二电压VSS。于时脉反相器CINV2中，PMOS晶体管P3是包括一第一端耦接第一电压VDD，一控制端耦接反相器INV1的输出端，以及一第二端。PMOS晶体管P4是包括一第一端耦接PMOS晶体管P3的第二端，一控制端耦接反相器INV2的输出端，以及一第二端耦接节点ND1。NMOS晶体管N3是包括一第一端耦接节点ND1，一控制端PMOS晶体管P4的控制端，以及一第二端。NMOS晶体管N4是包括一第一端耦接NMOS晶体管N3的第二端，一控制端耦接NOR闸NOR1的输出端，以及一第二端耦接第二电压VSS。再者，于时脉反相器CINV3中，PMOS晶体管P5是包括一第一端耦接第一电压VDD，一控制端耦接NOR闸NOR2的输出端与反相器INV4的输入端，以及一第二端。PMOS晶体管P6是包括一第一端耦接PMOS晶体管P5的第二端，一控制端耦接时序信号C本文档来自技高网...

【技术保护点】
一种移位缓存单元，包括：一第一单元，包括一第一输入端以及一第二输入端，分别地耦接至一启始脉冲以及一时序信号，用以于一第一周期时，输出一第一输出脉冲；以及一第二单元，包括一第一输入端以及一第二输入端，分别地耦接至上述第一输出脉冲以及上述时序信号的反相信号，用以于一第二周期时，输出一第二输出脉冲。

【技术特征摘要】
1.一种移位缓存单元，包括一第一单元，包括一第一输入端以及一第二输入端，分别地耦接至一启始脉冲以及一时序信号，用以于一第一周期时，输出一第一输出脉冲；以及一第二单元，包括一第一输入端以及一第二输入端，分别地耦接至上述第一输出脉冲以及上述时序信号的反相信号，用以于一第二周期时，输出一第二输出脉冲。2.根据权利要求1所述的移位缓存单元，其中上述第一单元包括一第一时脉反相器，包括一输入端耦接至上述时序信号，用以于上述第一周期时，输出一第一信号；一第二时脉反相器，包括一输入端耦接至上述第一输出脉冲，用以于上述第二周期时，输出一第二信号；以及一第一反相器，耦接至上述第一时序反相器，用以于上述第一周期时，将上述第一信号反相，以产生上述第一输出脉冲。3.根据权利要求2所述的移位缓存单元，其中上述第二单元包括一第三时脉反相器，耦接于上述时序信号的反相信号，于上述第二周期时导通，以输出一第三信号；一第二反相器，耦接至上述第三时序反相器，用以于上述第二周期时，将上述第三信号反相，以产生上述第二输出脉冲。4.根据权利要求3所述的移位缓存单元，其中上述第一单元更包括一第一NOR闸，包括一第一输入端耦接上述启始脉冲，一第二输入端耦接上述第一反相器的输出端，以及一输出端；以及一第三反相器，包括一输入端耦接上述第一NOR闸的输出端。5.根据...

【专利技术属性】
技术研发人员：李彦良，
申请(专利权)人：统宝光电股份有限公司，
类型：发明
国别省市：71[中国|台湾]