一种改良的感测放大器制造技术

本发明专利技术提供一种改良的感测放大器，以产生一感测延迟。该感测放大器包括一参考数据线，以耦接至模拟单元电流的小阵列。该感测放大器并分离预充电路径与感测路径，且以共栅极的ＭＯＳ（Ｍｅｔａｌ　　Ｏｘｉｄｅ　　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）对分别连接预充电路径与感测路径，通过改变该ＭＯＳ对的尺寸比例来调整感测延迟时间。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及感测放大器，特别是关于一种改良的高速感测放大器(senseamplifier)。
技术介绍
典型地，感测放大器被用来读取存储器阵列(例如只读存储器)中存储单元(memory cell)的状态(“0”或“1”)。一个只读存储器阵列可能包含数以百万的存储单元被安排在列及行中，在一行中的每一存储单元的源极可以被连接到一条行源极线，而且在感测放大器读取受选存储单元期间，受选存储单元的行源极线可以被接到参考电位或接地。在一行中的每一存储单元的漏极连接到一独立的位元线(bit line)，亦称行漏极线，而且在感测放大器读取受选存储单元期间，受选存储单元的行漏极线连接到该感测放大器的输入。在一列中的每一存储单元的控制栅极连接到一条字元线，而且在读取受选存储单元期间，该受选存储单元的字元线(word line)连接到预先决定的电压。在读取操作期间，流过受选存储单元的电流与参考电流比较，以决定受选存储单元是否被程序化“0”或“1”。参考电路连接到一电流感测放大器的输入，该电流感测放大器的输出连接到差动放大器的一侧。在受选存储单元被读取时，该差动放大器比较该电流感测放大器的输出电压与另一连接受选存储单元的电流感测放大器的输出电压。如果参考电路包含一存储单元其本质上与被读取存储单元相同，为达到一参考电流介于被程序化为“0”的受选存储单元电流及被程式化为“1”的受选存储单元电流之间，通常必须破坏电流感测放大器的平衡。在感测放大器中，控制时脉的时序(timing)的精准控制是达到高速操作的条件之一，然而，由于不同的制程死角、温度及电压，使得控制时脉缺乏良好的追踪能力而导致感测放大器的速度难以提升。参考颁布给杨念钊的美国专利第5771196号为例，其控制电路包括三个部分，即地址转移脉冲(AddressTransition Pulse；ATP)产生器、预充电(precharge)信号PCB产生器及闩锁(latch)信号LATB产生器，其地址转移脉冲信号ATP作为控制时脉例如预充电信号PCB、闩锁信号LATB及感测放大器致能信号SAB的触发源，其预充电信号PCB应该为字元线延迟及位元线拉升(pull-up)延迟当中较慢的那一个。对于平板只读存储器而言，其字元线延迟远大于位元线拉升延迟，因此，通常由字元线延迟主控预充电信号PCB，而闩锁信号LATB的宽度应该大于预充电信号PCB的宽度，预充电信号PCB与闩锁信号LATB二者之间的时间差必须选择使其足以闩锁正确的数据，而其与感测时间有关，感测时间直接正比于单元电流。闩锁信号LATB为由预充电信号PCB再加上延迟时间产生而来，该延迟时间受控于来自小陈列(mini-array)的单元电流，并且，预充电信号PCB在闩锁信号LATB之后的数纳秒(nanosecond)后走高，以确保正确的数据被闩锁。在习知技术中，控制信号为利用RC(即字元线)延迟及逻辑门延迟参考小阵列的单元电流来产生。由于在不同的制程死角、温度及电压下控制时脉的追踪能力不佳，因此很难改善速度。
技术实现思路
本专利技术的目的，在于提出一种用于高速感测放大器的控制时脉产生器及控制时脉产生方法，其控制时脉的产生结合RC延迟、门延迟及来自参考感测放大器的参考感测延迟，因而获得良好的追踪效果，不畏制程死角、温度及电压的变动。根据本专利技术，一种时脉产生器以地址转移脉冲信号作为触发源，该时脉产生器包括第一RC延迟装置，所述地址转移脉冲信号和地址转移脉冲信号经过该第一RC延迟装置产生的信号同时输入至一门电路，以产生一预充电信号；第二RC延迟装置，所述地址转移脉冲信号和地址转移脉冲信号经过该第二RC延迟装置后产生的信号同时输入门电路后产生的信号，输入至第一门延迟装置，然后输入至一参考感测延迟装置，以产生一闩锁信号；以及第二门延迟装置，所述闩锁信号经过该第二门延迟装置产生一感测放大器致能信号。在一较佳实施例中，该产生闩锁信号的电路包含三条路径，其中主要的路径为将该地址转移脉冲信号经过RC延迟、门延迟及参考感测延迟，另外二条路径则是为该主要路径所生的延迟的前后分别加上一保护时间间隔(guardtime)，以确保所产生的闩锁信号落在安全范围内，第二路径是将该预充电信号经过RC延迟及门延迟，使得该闩锁信号对预充电信号的延迟不超过一最大值，而第三路径则是将地址转移脉冲信号经过RC延迟与门延迟，使得该闩锁信号对预充电信号的延迟不低于一最小值。本专利技术更提供一种改良的感测放大器电路，以产生一感测延迟。该感测放大器包括一参考数据线，以连接至一模拟单元电流的小阵列；一感测路径，连接于第一电源电压与该参考数据线之间，该感测路径通过一传递晶体管的一侧连接所述参考数据线，所述传递晶体管的另一侧连接一感测节点，该感测路径还包括一输入晶体管连接所述感测节点，该输入晶体管具有一栅极连接一输入信号；一预充电路径，连接于第二电源电压与所述参考数据线之间，该预充电路径通过一与所述传递晶体管共栅极的晶体管连接所述参考数据线；以及一闩锁电路，连接所述感测节点，以响应所述输入信号而产生一输出信号。还包括一偏压连接所述传递晶体管及共栅极晶体管。所述感测路径还包括一二极管介于所述第一电源电压与输入晶体管之间。所述二极管为选自PMOS、NMOS及空乏型NMOS所组成的群组。所述传递晶体管及共栅极晶体管的尺寸比例决定一感测延迟时间。该感测放大器包括一参考数据线，以耦接至模拟单元电流的小阵列。该感测放大器并分离预充电路径与感测路径，且以共栅极的MOS(Metal OxideSemiconductor)对分别连接预充电路径与感测路径，通过改变该MOS对的尺寸比例来调整感测延迟时间。本专利技术还提供一种用于高速感测放大器的控制时脉产生方法，其以地址转移脉冲信号为触发源，该方法包括下列步骤将地址转移脉冲信号经过第一延迟后产生的信号与地址转移脉冲信号同时输入至门电路，以产生一预充电信号；将地址转移脉冲信号和地址转移脉冲信号经过第二RC延迟的信号输入至门电路后产生的信号，进行第一门延迟及一参考感测延迟，以产生一闩锁信号；以及将所述闩锁信号进行第二门延迟，以产生一感测放大器致能信号。上述方法还包括将所述预充电信号进行第三RC延迟及第三门延迟，以产生第一保护时间间隔提供给所述闩锁信号。上述方法还包括对所述地址转移脉冲信号进行第三RC延迟及第三门延迟，以产生第二保护时间间隔提供给所述闩锁信号。因此，本专利技术的时脉产生器具有非常近似实际的感测延迟，进而为具有制程死角、温度或电压变动的高速感测放大器提供良好的追踪效果。附图说明图1为感测放大器中产生控制信号PCB、LATB及SAB的控制电路架构；图2为根据本专利技术的时脉产生器的较佳实施例；图3为根据本专利技术的参考感测放大器的较佳实施例；图4为一个典型的RC延迟电路；图5为一个典型的门延迟电路；图6为根据本专利技术的控制信号的时序图。具体实施例方式图1为一方块图，表示用于感测放大器的控制信号的产生架构，其中地址转移脉冲产生器10根据晶片致能信号PCEB产生地址转移脉冲信号ATP，再通过时脉产生器20产生预充电信号PCB、闩锁信号LATB及感测放大器致能信号SAB等三个控制信号。时脉产生器20的一个较佳实施例显示在图2中，其以地址转移脉冲信号ATP为触发源产生所需的本文档来自技高网...

【技术保护点】
一种改良的感测放大器，其特征在于：该感测放大器包括：一参考数据线，以连接至一模拟单元电流的小阵列；一感测路径，连接于第一电源电压与该参考数据线之间，该感测路径通过一传递晶体管的一侧连接所述参考数据线，所述传递晶体管的另一侧连 接一感测节点，该感测路径还包括一输入晶体管连接所述感测节点，该输入晶体管具有一栅极连接一输入信号；一预充电路径，连接于第二电源电压与所述参考数据线之间，该预充电路径通过一与所述传递晶体管共栅极的晶体管连接所述参考数据线；以及 一闩锁电路，连接所述感测节点，以响应所述输入信号而产生一输出信号。

【技术特征摘要】
1.一种改良的感测放大器，其特征在于该感测放大器包括一参考数据线，以连接至一模拟单元电流的小阵列；一感测路径，连接于第一电源电压与该参考数据线之间，该感测路径通过一传递晶体管的一侧连接所述参考数据线，所述传递晶体管的另一侧连接一感测节点，该感测路径还包括一输入晶体管连接所述感测节点，该输入晶体管具有一栅极连接一输入信号；一预充电路径，连接于第二电源电压与所述参考数据线之间，该预充电路径通过一与所述传递晶体管共栅极的晶体管连接所述参考数据线；以及一闩锁电路，...

【专利技术属性】
技术研发人员：李育威，徐晓阳，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]