同步与数据恢复装置制造方法及图纸

本发明专利技术详细说明用于时钟同步数据流中数据位的同步与数据恢复装置（ＳｕＤ），该装置特别适合于在具有低数据密度的高速半导体存储器模块和／或存储器控制器模块中的串行接收器接口的改善的数据逆识别。所述同步与数据恢复装置（ＳｕＤ）包括采样单元（１１）、数据调整单元（１３）、数字监控器单元（１４）、锁相检测器单元（１６）、相位发生器（１２）、ＦＩＲ低通滤波器（１５）以及数据恢复判断单元（１７）。当在所述数据调整单元（１３）中所述采样单元（１１）已抽取的各值同步后，这些值在所述ＦＩＲ低通滤波器单元（１５）中被滤波，其指示相对于在所述理想采样时间中的波动较大的容限，因为其除了要识别的符号的采样值外还使用所述在前的符号和随后的符号的采样值。

【技术实现步骤摘要】

本专利技术涉及一种用于时钟同步恢复数据流中数据位的同步与数据恢复装置，特别是在高速半导体存储器和/或存储器控制器模块的接收器接口电路中。
技术介绍
由于在未来的存储器模块和/或存储器控制器模块中每个物理接口(I/O接口)的数据传输速率会提高，因此系统将需要采样数据、控制和地址信号的采样时间的优化，在该系统中传输通道中的偏差导致延迟时间的差别，该时间差大于符号持续时间的一半。就传统技术来说，“定时恢复”，信号的最佳采样时间(为了简明，下文中被称为数据信号)通过相位估算法被锁住。在以前的DRAM模块中用例如已有特殊的技术以及时钟同步接口代替。然而，他们受时钟和/或采样脉冲串之间确定的延迟时间的基本前提限制。当利用时钟同步方法时，实际上可以忽略数据信号与采样时钟之间的时间关系的剩余偏差。
技术实现思路
本专利技术的一个目的是指定一个采样同步与数据恢复装置，该装置能够方便用于高速半导体存储器和/或存储器控制器模块中，以允许具有改善的数据恢复的符号时钟同步，同时根据功耗和强度考虑高速半导体存储器和/或存储器控制器模块的专用功能部件。该目的根据所述权利要求实现。根据本专利技术的一个主要方面，描述一个实现上述用于时钟同步恢复数据流中的数据位，特别是在高速半导体和/或存储器控制器模块的接收器接口电路中的目的的同步与数据恢复装置(SuD)，其特征在于该SuD包括采样单元，被设计成通过多个采样相位采样施加给该采样单元的串行数据流，该多个采样相位是连接到该采样单元的相位发生器从提供给该采样单元的参考时钟中产生，以及被设计成发出相应采样值以及一个来自其中的时钟信号； 数据调整单元，该单元由所述采样单元向下连接，接收采样单元产生的采样值并与该时钟信号的时钟相位同步；FIR低通滤波器单元，该单元由所述数据调整单元向下连接并接收来自该数据调整单元的采样值以及与该值同步的时钟信号，以及该采样值被用滤波系数加权并使用该加权的采样值、以及加权之前和之后采样的符号的采样值，以便决定当前的符号，并由此形成数据字；以及数据恢复判断单元，该单元接收滤波器单元发出的数据字和同步时钟信号，将它们与判断阈值进行比较，以产生一个与该比较结果相对应的已恢复数据位，并将其临时存储在一个寄存器级中。根据一个优选的典型实施例，该SuD还具有一个数字监控器单元，该单元由数据调整单元向下连接并接收该时钟信号和来自数据调整单元的数据同步采样值，检测该采样值的相位角，并累加相位误差。此外，就该优选的典型实施例而言，该数字监控器单元具有一由其向下连接的锁相检测器单元，该监控器单元识别SuD的锁定状态并发出一相应的识别信号，该识别信号通知已达到锁定或同步状态。该相位发生器可具有一DLL电路，而优选地，是相位插入电路的形式。在优选的典型实施例中，该FIR低通滤波器单元具有多个具有取决于总线宽度的寄存器宽度的寄存器级，在每个寄存器级中采样值的偶数部分和奇数部分与时钟信号同步地临时存储，以及具有一加权装置，在该装置中已临时存储于寄存器级的数据被用该FIR低通滤波器的滤波系数进行加权。该数据恢复判断单元可进一步另外被提供滞后作用，以及随着该FIR低通滤波器单元执行的平均过程，该数据恢复判断单元的判断阈值根据采样中的平均能量是可编程的。附图说明根据本专利技术的同步与数据恢复装置的上述以及进一步的有利特征将参考附图在一个优选实施例和该实施例的任意变体的下列描述中详细描述，所述的附图详细包括图1用示意图示出根据本专利技术的同步与数据恢复装置的功能块图。图2用示意图示出采样应用于输入侧的串行数据流、将采样时间与锁定状态相对应的方法。图3用示意图示出信号时序图，该图说明采样单元的采样值与时钟相位同步；图4以图表形式示出该FIR低通滤波器单元的功能，该单元利用用于符号判断的冗余采样值，也就是说另外利用除要识别符号的采样值外的先前符号与随后符号的采样值；图5A以图表形式示出具有与FIR低通滤波器单元的滤波系数相关的狄拉克脉冲振幅的FIR低通滤波器单元的脉冲响应；图5B以图表形式示出FIR低通滤波器的振幅频率响应；图5C以图表形式示出FIR低通滤波器的极点零方案；图6以图表形式示出当符号在最佳时间窗外向左和向右徘徊时的关系，以解释利用FIR低通滤波器单元的主要优点；图7示出具有下游的数据调整单元的采样单元的一个典型实施例的示意框图，该调整单元将该采样值转换为一个时钟相位；图8示出FIR低通滤波器单元的一个典型实施例的示意框图，该单元具有下游的数据恢复判断单元，在该数据恢复判断单元中具有细分为偶数部分和奇数部分的数据流，并具有与判断阈值进行比较的临时存储的数据，以及图9示出DRAM存储器模块的示意框图，该图说明了根据本专利技术在DRAM存储器模块的接收器接口中的同步与数据恢复装置的位置。具体实施例方式下列说明描述了根据本专利技术的具有改善数据恢复的同步与数据恢复装置(简称SuD)的一个典型实施例。根据本专利技术的SuD通常适合于串行接收器接口电路，特别适合于具有低数据密度的串行接收器接口电路。根据本专利技术并且在图1中以功能块图的形式说明的同步与数据恢复装置SuD的优选典型实施例，包括采样单元11、相关相位发生器12(其根据来自于系统时钟的参考时钟clk_hr_ref以该频率的两倍产生多个采样相位smp_ph_x)、从采样单元11向下连接的数据调整单元13、从数据调整单元13向下连接的FIR低通滤波器单元15，以及从FIR低通滤波器单元15向下连接的恢复判断单元17。此外，如图1所示的SuD优选的典型实施例具有数字监控器单元14(其由数据调整单元13向下连接)，并具有含积分器的环路滤波器以及锁相检测器单元16，该积分器的系数能够用信号ctr_l[n:0]编程，该锁相检测器单元由数字监控器单元14向下连接并发出识别信号LCK_out，该信号提供有关SuD的锁住状态的信息。如图2所示，采样单元11在输入侧采样串行数据流data_in。在这种情况下，图2所示的采样次数与锁定状态对应。为了采样的目的，从参考时钟clk_hr_ref产生多个采样相位smp_ph_x。在锁定状态中，数字监控器单元产生将该状态通知给相位发生器12的信号PH_ctr[z:0]。在这种情况下，可利用现有技术设计该相位发生器12，例如DLL，但最好是相位插入装置的形式。该数字监控器14包括相位检测器(环路滤波器)和具有可编程系数的积分器(累加器)，该积分器累计该相位误差。该累加器的系数根据外部提供的信号ctr_i[n:0]被编程。数字监控器单元14中的相位检测器和累加器的基本电路设计本身是公知的，参见ISCAS 2001，M.Ramezani和A.Salama的“AnImproved Bang-Bang Phase Detector for Clock and Data Recovery Applications”。由数字监控器单元14向下连接的锁相检测器单元16通过产生通知该锁定状态的识别信号LCK_out，允许该控制单元切断整个系统，直到该系统识别出大于给定的容限阙值的相位差。该状态下控制算法能被激活。该技术通过临时切断不需要的功能单元允许该系统的功耗被优化。该表达“系统”在这种情况下特别指在半导体存储器和/或存储控制器模块中的接收器接口电路。如图3本文档来自技高网...

【技术保护点】
一种用于时钟同步恢复数据流中数据位的同步与数据恢复装置（ＳｕＤ），特别是在高速半导体存储器和／或存储器控制器模块的接收器接口电路中，其特征在于所述同步与数据恢复装置（ＳｕＤ）具有：采样单元（１１），其被设计成通过多个采样相位（ｓｍｐ ｈ＿ｘ）采样施加到该采样单元的串行数据流（ｄａｔａ＿ｉｎ），该多个采样相位是由连接到该采样单元的相位发生器（１２）从提供给该采样单元的参考时钟（ｃｌｋ＿ｈｒ＿ｒｅｆ）中产生，并且发出相应的采样值（ｓｍｐ＿ｘ）和一从其中获得的时钟信号（ｃｌｋ）；数据调整单元（１３），由采样单元（１１）向下连接该数据调整单元，其接收采样单元（１１）产生的采样值（ｓｍｐ＿ｘ）并与该接收的时钟信号（ｃｌｋ）的时钟相位同步；ＦＩＲ低通滤波器单元（１５），由数据调整单元（１３）向下连接该 该ＦＩＲ低通滤波器单元，其接收来自该数据调整单元的采样值（ｓｍｐ↓［ｘ］（ｎ：０））以及与该采样值同步的时钟信号（ｃｌｋ），以及该采样值被用滤波系数（ａ０↓［ｍ］、ａ０↓［ｍ＋１］、……）加权并使用该加权的采样值（ｓｍｐ↓［ｘ］（ｎ：０））以及加权之前和之后采样的符号的采样值，以便决定当前的符号，并因此形成数据字（Ｆｄ［ｍ：０］）；以及数据恢复判断单元（１７），其接收从滤波器单元发出的数据字（Ｆｄ［ｍ：０Ｊ］）和同步时钟信号（ｃｌｋ），将它们与判断阈值（ＴＨ）进行比较 ，以产生一个与该比较结果相对应的已恢复数据位，并将其临时存储在一个寄存器级（１７２）中。...

【技术特征摘要】
DE 2005-2-4 102005005326.21.一种用于时钟同步恢复数据流中数据位的同步与数据恢复装置(SuD)，特别是在高速半导体存储器和/或存储器控制器模块的接收器接口电路中，其特征在于所述同步与数据恢复装置(SuD)具有采样单元(11)，其被设计成通过多个采样相位(smph_x)采样施加到该采样单元的串行数据流(data_in)，该多个采样相位是由连接到该采样单元的相位发生器(12)从提供给该采样单元的参考时钟(clk_hr_ref)中产生，并且发出相应的采样值(smp_x)和一从其中获得的时钟信号(clk)；数据调整单元(13)，由采样单元(11)向下连接该数据调整单元，其接收采样单元(11)产生的采样值(smp_x)并与该接收的时钟信号(clk)的时钟相位同步；FIR低通滤波器单元(15)，由数据调整单元(13)向下连接该该FIR低通滤波器单元，其接收来自该数据调整单元的采样值(smpx(n:0))以及与该采样值同步的时钟信号(clk)，以及该采样值被用滤波系数(a0m、a0m+1、……)加权并使用该加权的采样值(smpx(n:0))以及加权之前和之后采样的符号的采样值，以便决定当前的符号，并因此形成数据字(Fd[m:0])；以及数据恢复判断单元(17)，其接收从滤波器单元发出的数据字(Fd[m:0J])和同步时钟信号(clk)，将它们与判断阈值(TH)进行比较，以产生一个与该比较结果相对应的已恢复数据位，并将其临时存储在一个寄存器级(172)中。2.根据权利要求1所述的同步与数据恢复装置，其特征在于所述装置还包括数字监控...

【专利技术属性】
技术研发人员：P格雷戈里乌斯，P瓦尔纳，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]