闪存及包含闪存的处理系统技术方案

一种存储器包括第一和第二缓冲存储器以及存储核心。存储核心包括存储块，每个有多个页面和页面缓冲器，用于从所选择的存储块中读取数据。控制逻辑控制第一和第二缓冲存储器以及存储核心。控制逻辑含用于存储存储核心的地址和命令信息的寄存器。控制逻辑控制存储核心，以便根据所存储的地址和命令信息，执行针对所选择存储块页面的数据读取周期。控制逻辑控制第一和第二缓冲存储器以及存储核心，以便在数据读取周期中将页面缓冲器中的数据传送到第一和／或第二缓冲存储器中。当将页面缓冲器中的数据传送到第一和／或第二缓冲存储器中时，控制逻辑使中断信号变为无效，当将第一和／或第二缓冲存储器中的数据传送到外部设备时，使中断信号变为有效。

【技术实现步骤摘要】

本专利技术实施例涉及半导体存储器件，如非易失性半导体存储器件。
技术介绍
半导体存储器可用于数字逻辑系统设计，如计算机和/或基于微处理器的应用中。基于微处理器的应用示例为卫星、消费电子和/或许多其他电子器件。半导体存储器的制造已取得进展，如工艺改进和/或技术进步，使其密度更高和/或速度更快。这些进展有助于确立其他数字逻辑类的性能标准。半导体存储器件的特征为易失性存储器(如随机存取存储器(RAM))或非易失性存储器。在易失性存储器，如静态RAM(SRAM)中，通过设立双稳态激励器的逻辑状态来存储逻辑信息。在易失性存储器，如动态RAM(DRAM)中，通过对电容器充电来存储逻辑信息。在另一示例中，加电时可存储和/或读出数据。电源关闭时数据丢失，因此它们是易失性存储器。非易失性存储器，如掩模只读存储器(MROM)、可编程只读存储器(PROM)、电可编程只读存储器(EPROM)、电可檫除只读存储器(EEPROM)等也可存储数据，但与是否加电无关。根据诸如制造技术，传统非易失性存储器数据存储模式为永久性的和/或可重编程性的。在多种应用，如计算机、电子设备、电信、消费电子工业中，使用非易失性存储器来存储程序和/或微码。诸如非易失性SRAM(nvSRAM)器件中，可使用单个芯片中结合了易失性和非易失性存储器的存储模式。nvSRAM可提供更快的、可编程非易失性存储器。许多(如若干打)专用存储结构可通过包括至少某些额外逻辑电路为特定应用任务提高(如优化)性能。在檫除和/或写操作期间没有可使用的(如，任意的)非易失性存储器，如MROM、PROM和/或EPROM，且用户更新所存储内容十分困难。EEPROM允许电可檫除和/或重写。EEPROM可用在诸如辅助存储器和/或系统编程等持续更新的应用中。诸如快闪EEPROM比诸如传统EEPROM有更高的集成度。快闪EEPROM可用于更大的辅助存储器中。NAND型快闪EEPROM(下文中称为“NAND型闪存”)比诸如传统的快闪型EEPROM(如NOR型快闪EEPROM)有更高的集成度。NAND型闪存可用于存储更多的数据。NOR型闪存可用于编码少量的数据，如启动代码。图1是表示数据处理系统中的传统存储器示例结构的方框图。数据处理系统1(如移动电话、PDA、膝上型电脑等)可包括NAND型闪存2、NOR型闪存3、DRAM 4和/或CPU 4。NAND型闪存2可存储数据(如常规数据)，且NOR型闪存3可存储程序代码。DRAM 4用作工作存储器。使用图1存储器结构的系统需要多个针对特定应用的单独存储器。图1所示结构使得制造成本增加。此外，由于需要存储控制器5、6和7来分别控制NAND型闪存2、NOR型闪存3和DRAM 4，因此系统控制(如总线结构)更加复杂。按照惯例，一体化的存储结构可改进存储结构。图2是表示具有一体化存储结构的示例系统10的方框图。例如，程序代码可存储在ONE_NAND型闪存中，而不是NOR型闪存中。ONE_NAND型闪存11可包括用于存储数据的数据区11a和用于存储程序代码的代码区11b。可从系统中除去NOR型闪存及其相应存储控制器。这可降低制造成本和/或简化具有一体化存储结构的系统中的总线结构。在具有一体化存储结构的系统10中，启动时关键代码驻留在DRAM 12中。根据传统分页请求功能，将特定代码传送到DRAM 12中。当利用分页请求功能时，将数据如特定代码从ONE_NAND型闪存11传送到DRAM12中。具有图2所示一体化存储结构的系统需要将数据更快速地从ONE_NAND型闪存传送到DRAM 12中。
技术实现思路
本专利技术实施例提供一种存储器(如ONE_NAND型闪存)，其可提高读写速度。本专利技术实施例提供一种存储器，其包括第一和第二缓冲存储器。存储核心包括存储块，每个有多个页面和页面缓冲器，用于从所选择的存储块中读取数据。控制逻辑含用于存储存储核心(memory core)的地址和命令信息的寄存器，用于控制存储核心，以便根据所存储的地址和命令信息，执行针对所选择存储块的数据读取周期。也可控制第一和第二缓冲存储器以及存储核心，以便在数据读取周期中将页面缓冲器中的数据传送到第一和第二缓冲存储器中。当将页面缓冲器中的所有或几乎所有数据传送到第一和第二缓冲存储器中至少一个缓冲存储器时，去激励中断信号。当将第一和第二缓冲存储器中至少一个缓冲存储器中的所有或几乎所有数据传送到外部设备时，激励中断信号。本专利技术另一实施例提供一种数据处理系统，其包括至少一个处理器、由第一控制器控制的第一存储器和/或由第二控制器控制的第二存储器。第二存储器包括第一和第二缓冲存储器。存储核心包括存储块，每个有多个页面和页面缓冲器，用于从所选择的存储块中读取数据。控制逻辑含用于存储存储核心地址和命令信息的寄存器，用于控制存储核心，以便根据所存储的地址和命令信息，执行针对所选择存储块的数据读取周期。可控制第一和第二缓冲存储器以及存储核心，以便在数据读取周期中将页面缓冲器中的数据传送到第一和第二缓冲存储器中。当将页面缓冲器中的所有或几乎所有数据传送到第一和第二缓冲存储器中至少其一时，去激励中断信号。当将第一和第二缓冲存储器中至少一个缓冲存储器中的所有或几乎所有数据传送到第一存储器时，激励中断信号。本专利技术另一实施例提供一种控制单元。该控制单元含用于存储存储核心地址和命令信息的寄存器，用于控制存储核心，以便根据所存储的地址和命令信息，执行针对所选择存储块的数据读取周期。该控制单元可控制第一和第二缓冲存储器以及存储核心，以便在数据读取周期中将页面缓冲器中的数据传送到第一和第二缓冲存储器中。当将页面缓冲器中的所有或几乎所有数据传送到第一和第二缓冲存储器中至少一个缓冲存储器时，控制单元去激励中断信号。当将第一和第二缓冲存储器中至少一个缓冲存储器中的所有或几乎所有数据传送到外部设备时，激励控制单元使中断信号。本专利技术另一实施例提供一种控制存储器的方法。该方法包括存储存储核心的地址和命令信息。根据所存储的地址和命令信息，执行针对所选择存储块的数据读取周期。在数据读取周期将页面缓冲器中的数据传送到第一和第二缓冲存储器中至少一个缓冲存储器。当将页面缓冲器中的所有或几乎所有数据传送到第一和第二缓冲存储器中至少一个缓冲存储器时，去激励中断信号，或当将第一和第二缓冲存储器中至少一个缓冲存储器中的所有或几乎所有数据传送到外部设备时，激励中断信号。在本专利技术实施例中，地址和命令信息包括块地址信息、页面地址信息、页面数信息和读命令信息中至少其一。在本专利技术实施例中，控制逻辑响应芯片允许信号并输出准备好信号，以指示从第一和第二缓冲存储器中至少一个缓冲存储器中取得数据的时刻。在本专利技术实施例中，当去激励中断信号时，使芯片允许信号有效，且当激励中断信号时，使其无效。在本专利技术实施例中，当芯片允许信号变为有效时，将第一和第二缓冲存储器中至少一个缓冲存储器中所存储数据的起始地址从外部设备应用于控制逻辑。在本专利技术实施例中，控制逻辑还包括地址发生器电路，其根据起始地址产生提供给第一和第二缓冲存储器中至少一个缓冲存储器的一组地址、以及时钟信号。在本专利技术实施例中，控制逻辑根据地址发生器电路产生的地址，确定是否已将第一和第二缓冲存储器中至少一个缓冲存储器中的所有或几本文档来自技高网...

【技术保护点】
一种存储器，包括：第一和第二缓冲存储器；存储核心，包括存储块，每个存储块具有多个页面和页面缓冲器，用于从所选择的存储块中读取数据；以及控制逻辑，具有用于存储存储核心的地址和命令信息的寄存器，控制存储核心以便根据所存储的地址和命令信息执行所选择存储块的数据读取周期，控制第一和第二缓冲存储器以及存储核心，以便在数据读取周期中将页面缓冲器中的数据传送到第一和第二缓冲存储器中，当将页面缓冲器中的所有数据传送到第一和第二缓冲存储器中的至少一个冲存储器中时，去激励中断信号，以及当将第一和第二缓冲存储器中至少一个冲存储器的所有数据传送到外部设备时，激励中断信号。

【技术特征摘要】
KR 2005-4-1 27658/051.一种存储器，包括第一和第二缓冲存储器；存储核心，包括存储块，每个存储块具有多个页面和页面缓冲器，用于从所选择的存储块中读取数据；以及控制逻辑，具有用于存储存储核心的地址和命令信息的寄存器，控制存储核心以便根据所存储的地址和命令信息执行所选择存储块的数据读取周期，控制第一和第二缓冲存储器以及存储核心，以便在数据读取周期中将页面缓冲器中的数据传送到第一和第二缓冲存储器中，当将页面缓冲器中的所有数据传送到第一和第二缓冲存储器中的至少一个冲存储器中时，去激励中断信号，以及当将第一和第二缓冲存储器中至少一个冲存储器的所有数据传送到外部设备时，激励中断信号。2.根据权利要求1的存储器，其中地址和命令信息包括块地址信息、页面地址信息、页面数信息和读命令信息中的至少一个。3.根据权利要求1的存储器，其中响应于芯片允许信号，控制逻辑输出指示从第一和第二缓冲存储器中至少其一中取得数据的时刻的就绪信号。4.根据权利要求3的存储器，其中当中断信号被去激励时，激励芯片允许信号，且当中断信号被激励时，去激励中断信号。5.根据权利要求3的存储器，其中当芯片允许信号被激励时，第一和第二缓冲存储器中至少一个缓冲存储器中所存储数据的起始地址被应用到来自外部设备的控制逻辑。6.根据权利要求1的存储器，其中控制逻辑还包括地址发生器电路，其响应于起始地址以及时钟信号产生提供给第一和第二缓冲存储器中至少一个缓冲存储器的一组地址。7.根据权利要求1的存储器，其中控制逻辑根据地址发生器电路产生的地址确定是否已将第一和第二缓冲存储器中至少一个缓冲存储器的所有数据输出到外部设备中。8.根据权利要求1的存储器，其中控制逻辑还包括纠错校验电路，用于校验并纠正传送给第一和第二缓冲存储器中至少一个缓冲存储器的数据错误。9.根据权利要求8的存储器，其中纠错校验电路被配置以累积由寄存器中页面地址信息和页面数信息所指定的每个页面的错误信息。10.根据权利要求9的存储器，其中外部设备校验在寄存器中累积的多位错误信息，并将具有多位错误的存储块作为坏块。11.根据权利要求8的存储器，其中当在传送给第一和第二缓冲存储器中至少一个缓冲存储器的数据中接受了多位错误时，纠错校验电路终止同步突发块读取操作，并通知多位错误的外部设备。12.根据权利要求1的存储器，其中所述存储器为ONE_NAND闪存。13.根据权利要求1的存储器，其中每个数据读取周期比将第一和第二缓冲存储器中至少一个缓冲存储器的所有数据传送到外部设备的周期长。14.根据权利要求1的存储器，其中每个数据读取周期比将第一和第二缓冲存储器中至少一个缓冲存储器的所有数据传送到外部设备的周期短。15.根据权利要求14的存储器，其中控制逻辑控制存储核心和第一和第二缓冲存储器中至少一个缓冲存储器，以便在将所有数据从第一和第二缓冲存储器...

【专利技术属性】
技术研发人员：赵显德，崔永准，金泰均，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[]