基于非易失性存储器单元的行为的编程方法技术

该用于编程一组存储器单元的处理是修改基于该等存储器单元的行为编程处理得以改进。例如，施加一组编程脉冲到一组快闪存储器单元的字线。对哪些存储器单元较易编程和哪些存储器单元较难编程作出判定。可基于哪些存储器单元较易编程和哪些存储器单元较难编程的所述判定来调整位线电压（或其它参数）。接着将藉由所述调整的位线电压（或其它参数）继续所述编程处理。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及用于编程存储器装置的技术。
技术介绍
半导体存储器装置在各种电子装置中的使用变得越来越普遍。例如，非易失性半导体存储器用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置中。电可擦除可编程只读存储器(EEPROM)和快闪存储器是其中最普遍的非易失性半导体存储器。典型EEPROM和快闪存储器利用一具有提供于半导体衬底中的沟道区域上方且与沟道区域相绝缘的浮动栅极的存储器单元。沟道区域位于源极区与漏极区之间的P阱中。一控制栅极提供于浮动栅极上方且与浮动栅极相绝缘。存储器的阈值电压由保持于浮动栅极上的电荷量来控制。即，浮动栅极上的电荷电平确定了在接通存储器单元之前必须施加到控制栅极以容许其源极与漏极之间传导的最小电压量。某些EEPROM和快闪存储器装置具有用于存储两个范围内电荷的浮动栅极，且因此可在两状态之间编程/擦除存储器单元。当编程EEPROM或快闪存储器装置时，施加编程电压到控制栅极并将位线接地。将来自沟道的电子注入浮动栅极中。当电子在浮动栅极中聚集时，浮动栅极被负充电且存储器单元的阈值电压上升。通常，将施加到控制栅极的编程电压作为一连串脉冲来施加。脉冲的量值随着每一连续脉冲而增加预定步距(step size)(如0.2V)。在脉冲之间的周期中进行校验操作。即，在每一编程脉冲之间读取正被并行编程的一组群组()单元中的每一单元的编程电平以判定其是否等于或大于校验电平，其中所述一组群组单元中的每一单元被编程到所述校验电平。校验编程的一种方法为在特定比较点处测试传导。例如，通过使位线电压自0上升到Vdd(如2.5伏)以停止那些单元的编程处理来锁定经校验以被充分编程的单元。在某些状况下，将限制脉冲的数目(如20个脉冲)，且如果给定存储器单元未由最后脉冲完全编程，那么产生错误。在某些实施中，在编程之前擦除(在区块或其它单元中)存储器单元。可在于2003年3月5日申请的题为“Self Boosting Technique”的美国专利申请案第10/379,068号，和于2003年7月29日申请的题为“Detecting OverProgrammed Memory”的美国专利申请案第10/629,068号中发现关于编程的更多信息，其中两个申请案的全文以引用的方式并入本文中。图1展示了施加到快闪存储器单元的控制栅极的编程电压信号Vpgm。编程电压信号Vpgm包括量值随时间而增加的一连串脉冲。在编程脉冲的开始，将待编程的所有单元的位线(如连接到漏极的位线)接地，因此产生自栅极到沟道的Vpgm-0V的电压差异。一旦单元达到目标电压(通过编程校验)，个别位线电压就上升到Vdd，使得存储器单元处于编程禁止模式(如对所述单元的编程停止)中。明显地，与较慢编程的单元相比，较快编程的单元较早达到此条件。例如，图1展示了较快单元的位线电压在较慢单元的位线电压之前上升到Vdd。通过在装置内识别多个、区别的阈值电压范围来实施多位或多状态快闪存储器单元。每一区别的阈值电压范围对应于数据字节的预定值。编程到存储器单元的数据与所述单元的阈值电压电平之间的特定关系取决于单元所采取的数据编码机制。例如，美国专利第6,222,762号和美国专利申请案第10/461,244号(于2003年6月13日申请，题为“Tracking Cells For AMemory System”)描述了用于多状态快闪存储器单元的各种数据编码机制，其两者的全文以引用的方式并入本文中。为达到多状态单元的适当数据存储，多状态存储器单元的阈值电压电平的多个范围应彼此分离足够范围使得可以明确的方式编程或擦除存储器单元的电平。此外，我们建议紧密阈值电压分布。为达到紧密阈值电压分布，通常已使用较小编程步骤，因此更加缓慢地编程单元的阈值电压。一组存储器单元的自然阈值电压分布为当存储器单元接收相同的一个或一个以上脉冲时所获得的阈值电压分布。图2描绘了自然阈值电压分布W(自然VTH)。自然阈值电压分布反映了较大数目的存储器单元的自然物理和电学变化。存在引起所述变化的许多因素，诸如活性层(单元宽度)大小、沟道长度、穿隧氧化物厚度、穿隧氧化物局部变薄、浮动栅极的形状、内多晶硅ONO的厚度，和源极漏极重叠区域等等。使实体上越来越小且数目上越来越大的这些单元相互等同为一挑战。随着装置变得越来越小且更多状态用于多状态单元中，自然阈值分布变宽且对更紧密阈值分布的需要增加。随着自然阈值电压分布变宽，需要更多编程步骤来获得所需的紧密阈值电压分布。当使用更多编程步骤时，需要更多时间用于编程。从消费者观点来看，其意味着使用此存储器存储的数码相机或其它装置运作更慢。因此，存在增加编程速度的需要。
技术实现思路
粗略地描述的本专利技术是关于用于编程存储器装置的技术。通过基于所述存储器单元的行为而调适编程处理来改进用于编程存储器装置的处理。本专利技术的一实施例包括基于非易失性存储元件的行为将一组非易失性存储元件分类为三个群组或个三群组以上，且包括为每一群组使用不同编程条件来编程所述非易失性存储元件。本专利技术的另一实施例包括对非易失性存储元件施加初始编程到至少一非易失性存储元件达到目标阈值为止。随后基于未达到目标阈值的至少一子组非易失性存储元件的行为来调整编程。一实例实施例包括一组非易失性存储元件、一组与非易失性存储元件连通的控制线和一与控制线连通的控制电路。控制电路导致了上述步骤的性能。在一变化中，非易失性存储元件的基于行为的分类包括施加一个或一个以上非零源极电压到所述组非易失性存储元件。当施加非零源极电压时，所述组非易失性存储元件的阈值电压的特征在于施加一个或一个以上正电压到非易失性存储元件的控制栅极并判定非易失性存储元件是否处于接通状态。判定非易失性存储元件是否处于接通状态提供了非易失性存储元件是否具有大于负电压比较点的阈值电压的指示。在另一变化中，非易失性存储元件的基于行为的分类包括对非易失性存储元件的位线充电、施加控制栅极信号和让位线放电。非易失性存储元件的随后编程包括基于位线的一子组如何放电来调整所述位线电压。将从以下描述中更清晰地看出本专利技术的这些和其它目标和优点，其中已结合附图在以下描述中陈述了本专利技术的优选实施例。附图说明图1描绘了在示范性编程处理期间一字线和多个位线上的信号。图2描绘了样本存储器单元的自然电压分布的实例。图3为NAND串的俯视图。图4为NAND串的等效电路图。图5为NAND串的横截面图。图6为一非易失性存储器系统的一实施例的方框图，其中本专利技术的各种方面实施于所述非易失性存储器系统中。图7说明存储器阵列的组织的实例。图8描绘了列控制电路的一部分。图9描绘了多状态存储器单元的存储器单元阈值分布。图10为一流程图，其描述了用于基于一个或一个以上存储器单元的行为来调适编程操作的处理的一实施例。图11描绘了在示范性编程处理期间字线和位线上的信号。图11A描绘了在第二示范性编程处理期间字线和位线上的信号。图12描绘了在擦除之后和在一个或一个以上编程脉冲之后的电压分布的实例。图13为一流程图，其描述了用于检测一个或一个以上存储器单元的行为和基于所检测的行为来调整编程的处理的一实施例。图14描绘了在擦除之后和在一个或一个以上编程脉冲之后的电压分布的实例。图15本文档来自技高网...

【技术保护点】
一种用于编程非易失性存储器的方法，包含：基于一组非易失性存储元件的行为而将所述非易失性存储元件分类为三个群组或三个以上群组；和为每一群组使用一不同编程条件来编程所述非易失性存储元件。

【技术特征摘要】
【国外来华专利技术】US 2003-10-20 10/689,3331.一种用于编程非易失性存储器的方法，包含基于一组非易失性存储元件的行为而将所述非易失性存储元件分类为三个群组或三个以上群组；和为每一群组使用一不同编程条件来编程所述非易失性存储元件。2.根据权利要求1所述的方法，其中所述编程步骤包括为不同群组施加不同位线电压。3.根据权利要求1所述的方法，其中所述编程步骤包括经由一共同字线而施加一编程信号到所述非易失性存储元件并为不同群组施加不同位线电压。4.根据权利要求1所述的方法，其中所述分类步骤包括判定所述非易失性存储元件相对于彼此的编程速度信息，每一群组包括具有类似编程速度信息的非易失性存储元件。5.根据权利要求1所述的方法，其中所述分类步骤包括判定所述非易失性存储元件相对于彼此的可编程性，每一群组包括具有类似可编程性的非易失性存储元件。6.根据权利要求1所述的方法，其中所述分类步骤包括施加一个或一个以上非零源极电压到所述组非易失性存储元件，和当施加所述一个或一个以上非零源极电压时，通过施加一个或一个以上正电压到所述非易失性存储元件的控制栅极并判定所述非易失性存储元件是否处于接通状态来特征化所述组非易失性存储元件的阈值电压，所述判定操作用以判定所述非易失性存储元件是否具有一大于一负电压比较点的阈值电压。7.根据权利要求1所述的方法，其中所述分类步骤包括对所述组非易失性存储元件的位线充电、施加一控制栅极信号和让所述位线放电；和为每一群组使用一不同编程条件来编程所述非易失性存储元件的所述步骤包括基于一子组位线如何放电来调整所述位线电压。8.根据权利要求1所述的方法，进一步包含在使用一不同编程条件来编程所述非易失性存储元件的所述步骤之前对所述非易失性存储元件施加初始编程，所述分类步骤基于施加初始编程的所述步骤。9.根据权利要求8所述的方法，其中使用一共同编程信号来执行所述初始编程和所述使用一不同编程条件来编程所述非易失性存储元件的步骤。10.根据权利要求9所述的方法，其中经由一共同字线施加所述共同编程信号；和所述调整步骤包括判定所述非易失性存储元件中哪一个编程慢，判定所述非易失性存储元件中哪一个编程快，并使所述判定为编程快的所述非易失性存储元件的位线上的一电压上升。11.根据权利要求8所述的方法，其中执行所述施加初始编程步骤直到至少一非易失性存储元件达到一目标阈值为止；和为仍未达到所述目标阈值的非易失性存储元件执行所述分类步骤。12.根据权利要求1所述的方法，其中所述非易失性存储元件为多状态存储元件。13.根据权利要求1所述的方法，其中所述非易失性存储元件为多状态NAND快闪存储器元件。14.一种用于编程非易失性存储器的系统，包含一组非易失性存储元件；一组控制线，其与所述组非易失性存储元件相连通；和一控制电路，其与所述控制线相连通，所述控制电路导致基于所述组非易失性存储元件的行为将所述组非易失性存储元件分类为三个或三个以上群组并导致为每一群组使用一不同编程条件来编程所述非易失性存储元件。15.根据权利要求14所述的系统，其中所述控制线包括一组位线和一共同字线；所述控制电路导致在所述共同字线上施加一编程信号；和用于每一群组的所述不同编程条件是关于不同位线电压。16.根据权利要求14所述的系统，其中所述分类包括判定所述非易失性存储元件相对于彼此的编程速度信息，每一群组包括具有类似速度信息的非易失性存储元件。17.根据权利要求14所述的系统，其中所述分类包括判定所述非易失性存储元件相对于彼此的编程速度信息，每一群组包括具有类似速度信息的非易失性存储元件。18.根据权利要求14所述的系统，其中所述分类步骤包括施加一非零源极电压到所述组非易失性存储元件，和当施加所述非零源极电压时，通过施加一个或一个以上正电压到所述非易失性存储元件的控制栅极并判定所述非易失性存储元件是否处于接通状态来特征化所述组非易失性存储元件的阈值电压，所述判定操作用以判定所述非易失性存储元件是否具有一大于一比较点的阈值电压。19.根据权利要求14所述的系统，其中所述分类包括对所述组非易失性存储元件的位线充电，施加一共同控制栅极信号并让所述位线放电；和为每一群组使用一不同编程条件的所述非易失性存储元件的所述编程包括基于一子组位线如何放电来调整所述位线电压。20.根据权利要求14所述的系统，其中所述控制器电路导致在所述使用一不同编程条件来编程所述非易失性存储元件之前对所述非易失性存储元件进行初始编程，所述分类基于所述初始编程。21.根据权利要求20所述的方法，其中执行所述初始编程步骤直到至少一非易失性存储元件达到一目标阈值为止；和为仍未达到所述目标阈值的非易失性存储元件执行所述分类。22.根据权利要求20所述的系统，其中使用一共同字线信号来执行所述初始编程。23.根据权利要求14所述的系统，其中所述非易失性存储元件为多状态存储元件。24.根据权利要求14所述的系统，其中所述非易失性存储元件为多状态NAND快闪存储器元件。25.一种用于编程非易失性存储器的方法，包含对非易失性存储元件施加初始编程直到至少一非易失性存储元件达到一目标阈值为止；和基于未达到所述目标阈值的至少一子组非易失性存储元件的行为来调整未达到所述目标阈值的所述非易失性存储元件的编程。26.根据权利要求25所述的方法，进一步包含基于可编程性来特征化未达到所述目标阈值的所述非易失性存储元件，所述调整步骤基于所述特征化步骤。27.根据权利要求26所述的方法，其中所述特征化步骤包括将一预定阈值电压与未达到所述目标阈值的所述非易失性存储元件的阈值电压进行比较。28.根据权利要求27所述的方法，其中所述调整步骤包括使具有大于所述预定阈值电压的阈值电压的非易失性存储元件的位线电压上升。29.根据权利要求25所述的方法，进一步包含所述对非易失性存储元件施加初始编程的步骤包括施加一共同编程电压信号到所述非易失性存储元件，所述共同编程电压信号以一第一速率增加；和所述调整步骤包括在所述第一速率以上增加所述共同编程电压信号。30.根据权利要求25所述的方法，进一步包含所述对非易失性存储元件施加初始编程的步骤和所述调整步骤包括施加一共同编程电压信号到所述非易失性存储元件。31.根据权利要求25所述的方法，进一步包含所述对非易失性存储元件施加初始编程的步骤和所述调整步骤包括施加一共同编程电压信号到所述非易失...

【专利技术属性】
技术研发人员：陈建，杰弗里W卢策，李彦，丹尼尔C古特曼，田中智晴，
申请(专利权)人：桑迪士克股份有限公司，株式会社东芝，
类型：发明
国别省市：US[]