用于非易失性存储器的灵活和区域有效的列冗余制造技术

本发明专利技术揭示一种其中可去除存储器单元阵列中的不良列的非易失性存储器。根据本发明专利技术的另一方面，可用替代冗余列来取代所述已去除的列。这两个过程都以外部透明的方式在所述存储器上执行，且因此不需要由所述存储器附着的主机或控制器在外部进行管理。所述不良列的详细目录可保留在所述存储器上。电源开启时，不良列列表用于熔断所述不良列。所述存储器也可含有可用于取代所述不良列的若干冗余列。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及非易失性存储器和其操作，且更明确地说，本专利技术涉及当读取和写入数据时用于避免这些存储器的不良部分的技术。
技术介绍
本专利技术的原理可应用于各种类型的非易失性存储器，包括现有的非易失性存储器以及将要使用开发出来的新技术的非易失性存储器。然而，将关于一快闪电可擦除和可编程只读存储器(EEPROM)来描述本专利技术的实施，其中存储元件为浮动栅极。非易失性存储器采用若干架构。一种NOR阵列的设计使其存储器单元连接在相邻位(列)线之间，并使控制栅极连接到字(行)线。所述个别单元含有一个浮动栅极晶体管(且具有与其串联形成的选择晶体管或没有)或由单个选择晶体管分隔的两个浮动栅极晶体管。在下列SanDisk公司的美国专利和待决申请案中提供所述阵列和其在存储系统中的使用的实例，所述美国专利和待决申请案的全部内容以引用方式并入本文中专利案号为5,095,344、5,172,338、5,602,987、5,663,901、5,430,859、5,657,332、5,712,180、5,890,192、6,151,248、6,426,893和6,512,263。一种NAND阵列的设计具有若干存储器单元，例如8、16或甚至32个存储器单元，所述存储器单元以串联串的形式通过选择晶体管的任一端连接在位线与参考电位之间。字线以不同的串联串与单元的控制栅极连接。美国专利申请案第6,522,580号中提供这些阵列和其操作的相关实例，在此其也以引用方式并入本文中，连同其中包含的参考文献。存储器通常会具有缺陷部分，其是由于制造过程引起或在装置操作期间引发。有若干技术可以管理这些缺陷，包括错误校正编码或重新映射存储器部分，如美国专利第5,602,987号中所述，其在上文中以引用方式并入本文中，或如美国专利第5,315,541号、第5,200,959号和第5,428,621号中所述，其以引用方式并入本文中。例如，在装运前，通常对一装置进行全面测试。所述测试可能发现需要清除的存储器的缺陷部分。在装运装置前，有关这些缺陷的信息存储在所述装置上，例如存储在存储器阵列的ROM区域或单独的ROM中，且在电源开启时，由一控制器读取所述信息并接着使用，使得控制器能够用存储器的良好部分替代不良部分。在读取或写入时，控制器随后将需要参考控制器存储器中的一指示器结构以用于其重新映射。使用控制器管理此过程的缺点是，控制器与存储器部分之间需要交换大量信息，而且，即使在控制器自身内部，只要在传输数据时都需要读取指示器。此外，对于没有控制器的这些非易失性存储器，已有嵌入式的实施例应用。
技术实现思路
本专利技术揭示一种非易失性存储器，其中可去除存储器单元阵列中的不良列。根据本专利技术的另一方面，可用替代冗余列来取代已去除的列。这两个程序都以外部透明的方式在所述存储器上执行，且因此无需由所述存储器附着的主机或控制器在外部进行管理。本专利技术提供一种存取选择电路的技术，所述电路被分配到一非易失性存储单元阵列的列区块，以保持数据读取或写入所述存储器单元中。在一具体实施例中，所述存储器单元为具有一移位寄存器的多状态存储器，其可供应列选择信号，并为所述阵列的每一列区块提供一级。一选通脉冲通过此移位寄存器移位，使每一时钟具有一不同的列区块。随后，由所述选通启用的特定选择电路会执行某一操作。在一读取模式中，选定的选择电路会通过一输出线将存储的信息转移到输出缓冲器，以用于从存储器电路中输出。并且，当处于编程前的数据载入模式时，选定的选择电路会从一输入缓冲器中接收数据，并将数据放入每一列的数据锁存器内。此数据将被写入一存储器单元中。移位寄存器的每一级会具有一电路，通过所述电路可熔断所述级，使其脱离移位寄存器模式，在此情况下，所述级将不能确立列选择信号，并会将选通传递到后续字节之上，而不会等待下一时钟信号。所述不良列的详细目录可保留在所述存储器上。在一示范性实施例中，当对存储器进行测试时，可以编辑不良列地址的此详细目录，并将其存储在所述存储器上指定的ROM区块中。电源开启时，首先会读取所述ROM区块，并将不良列地址列表载入一地址寄存器中。随后使用选通脉冲来扫描移位寄存器。当到达不良列地址时，所述移位寄存器中的列隔离锁存器将被设定为一SKIP状态。所述存储器还可含有若干冗余列，可将其用于取代所述不良列。并不是从存储器的外部将这些列定址为取代列，而是将所述冗余列的移位寄存器级连接到正常列的移位寄存器级，且继续开启选通脉冲以启用适当数量的替代列。在一示范性实施例中，所述主阵列被划分为左、右子阵列，使其尺寸能容纳一小页面尺寸(512个用户字节加少量额外开销字节)，所述冗余列配置在所述两个子阵列中间。即，所述两个子阵列将共用所述冗余列。为有效管理所述不良列的取代，实施一双向移位寄存器，其中，所述选通将在左子阵列中从左到右迁移，且所述选通将在右子阵列中从右到左迁移。以下对示范性实施例的描述中包括本专利技术的其他方面、特征与优点，所述描述应结合附图进行。附图说明图1是描述将实施本专利技术各方面的非易失性存储器系统的方框图。图2a和2b在图1的NAND型存储器阵列的电路和组织中说明本专利技术的方面。图3a-c展示具有用于保持数据读取和写入存储器中的锁存器的集成电路。图4展示锁存器的一实施方案。图5展示通过在移位寄存器的第一级中置1来将第一数据锁存器连接到I/O线。图6展示通过在移位寄存器的第二级中置1来将第二数据锁存器连接到I/O线。图7a和7b是列选择电路和其操作中所用的各种控制信号的实施例的方框图。图8是图7A的数据输入/输出电路的某些元件的方框图。图9是Y选择区块的示范性实施例。图10是主锁存器的示范性实施例的示意图。图11是从属锁存器的示范性实施例的示意图。图12是展示图8-11的示范性实施例的操作的时序图。图13a和13b是有关冗余列替代过程的示意表示。具体实施例方式为提供特定实例，参考图1-6，描述一特定非易失性存储器系统，其中会实施本专利技术的各方面。图1是例如美国专利第6,522,580号中所述的快闪存储器系统的方框图，所述专利以引用方式并入本文中。由列控制电路2、行控制电路3、c源极控制电路4和c-p阱控制电路5来控制包括一矩阵中配置的复数个存储器单元M的存储器单元阵列1。列控制电路2连接到存储器单元阵列1的位线(BL)，用于读取存储在存储单元(M)中的数据，以便在程序操作期间确定所述存储器单元(M)的状态，并用于控制所述位线(BL)的电位电平，以促进编程或抑制编程。行控制电路3连接到字线(WL)以选择所述字线(WL)中的一个字线，进而施加读取电压、施加与由列控制电路2控制的位线电位电平组合的编程电压、并施加与p型区域(图2b中标记为「阱R」或「阱L」)的电压耦合的擦除电压，所述存储器单元(M)在所述p型区域上形成。c源极控制电路4控制连接到所述存储器单元(M)的一个或一个以上共用源极线(图2b中标记为「c源极L」和「c源极R」)。c-p阱控制电路5控制c-p阱的电压。在某些实施例中，可能有单个p阱(而非图2b中展示的两个阱)，且可能有单个c源极连接(而非隔开的c源极L和c源极R)。由列控制电路2读出存储在存储器单元(M)中的数据，并经由I/O线和数据输入/输出缓冲器6输出到外部I/O线。将存储在本文档来自技高网...

【技术保护点】
一种非易失性存储器，其包含：一非易失性存储器单元阵列，其经配置成复数个位线并形成一个或一个以上行；一数据转移线；复数个数据转移电路，每一数据转移电路可连接到一各自组的一个或一个以上所述位线和所述数据转移线，以在所述各自组的位线与所述数据转移线之间转移数据，其中数据在每一所述数据转移电路与所述数据转移线之间转移以响应一各自的列选择信号；和复数个列选择电路，其连接形成具有一时钟输入的一时钟化的移位寄存器，每一列选择电路连接到一各自的数据转移电路以提供所述各自的列选择信号，且每一列选择电路具有一熔断输入，其中当在所述熔断输入上确立一熔断信号时，所述列选择电路会将所述移位寄存器脉冲传输到所述移位寄存器中的下一级，而无需等待所述时钟，且无需确立其各自的列选择信号。

【技术特征摘要】
【国外来华专利技术】US 2003-12-31 10/751,0971.一种非易失性存储器，其包含一非易失性存储器单元阵列，其经配置成复数个位线并形成一个或一个以上行一数据转移线；复数个数据转移电路，每一数据转移电路可连接到一各自组的一个或一个以上所述位线和所述数据转移线，以在所述各自组的位线与所述数据转移线之间转移数据，其中数据在每一所述数据转移电路与所述数据转移线之间转移以响应一各自的列选择信号；和复数个列选择电路，其连接形成具有一时钟输入的一时钟化的移位寄存器，每一列选择电路连接到一各自的数据转移电路以提供所述各自的列选择信号，且每一列选择电路具有一熔断输入，其中当在所述熔断输入上确立一熔断信号时，所述列选择电路会将所述移位寄存器脉冲传输到所述移位寄存器中的下一级，而无需等待所述时钟，且无需确立其各自的列选择信号。2.根据权利要求1所述的非易失性存储器，其中每一所述数据转移电路包含一组一个或一个以上临时数据存储单元，以存储在所述各自组的位线与所述数据转移线之间转移的数据。3.根据权利要求2所述的非易失性存储器，其中每一所述数据转移电路进一步包含一输出电路，其可连接到所述数据转移线以响应所述各自的列选择信号，其中所述组的所述临时数据存储单元有复数个，且其中所述输出电路可随机存取每一所述复数个临时数据存储单元。4.根据权利要求3所述的非易失性存储器，其中每一所述数据转移电路进一步包含复数个读出放大器，其中所述各自组的位线有复数个，且所述读出放大器的数量与所述各自组中的位线的数量相同，且其中每一位线可通过所述读出放大器的一对应的读出放大器随机存取每一所述复数个临时数据存储单元。5.根据权利要求2所述的非易失性存储器，其中每一所述数据转移电路进一步包含一输出电路，其中所述组的所述临时数据存储单元有复数个，其以一先入先出的方式与所述临时数据存储单元中的最后的单元连接，所述最后的单元连接到所述输出电路，且所述对应组的位线可连接到所述临时数据存储单元中的第一单元，且其中所述输出电路可连接到所述数据转移线以响应所述各自的列选择信号。6.根据权利要求5所述的非易失性存储器，其中每一所述数据转移电路进一步包含复数个读出放大器，其中所述各自组的位线有复数个，且所述读出放大器的数量与所述各自组中的位线的数量相同，且其中每一位线可通过所述读出放大器的一对应的读出放大器连接到所述临时数据存储单元中的第一单元。7.根据权利要求6所述的非易失性存储器，其中对于每一所述数据转移电路，所述组中的所述临时数据存储单元的数量是所述对应组的位线中的位线的数量的一倍数。8.根据权利要求7所述的非易失性存储器，其中每一所述非易失性存储单元可存储N位的数据，且临时数据存储单元的数量与位线的数量的比率为N，其中N是大于或等于一的一整数。9.根据权利要求2所述的非易失性存储器，其中每一所述数据转移电路进一步包含一输入电路，其中所述组的所述临时数据存储单元有复数个，其以一先入先出的方式连接到所述输入电路，且所述对应组的位线可连接到所述临时数据存储单元中的第一单元，且其中所述输入电路可连接到所述数据转移线以响应所述各自的列选择信号。10.根据权利要求1所述的非易失性存储器，其中每一所述列选择电路包含一主寄存器和一从属寄存器，其中当未确立所述熔断信号时确立所述列选择信号以响应所述从属寄存器的输出。11.根据权利要求10所述的非易失性存储器，其中每一所述列选择电路包含一主寄存器和一从属寄存器，其中当未确立所述熔断信号时确立所述列选择信号以响应所述从属寄存器的输出。12.根据权利要求11所述的非易失性存储器，其中响应...

【专利技术属性】
技术研发人员：劳尔安德里安切尔内亚，李彦，
申请(专利权)人：桑迪士克股份有限公司，
类型：发明
国别省市：US[美国]