识别和访问在存储通道中的独立储存装置制造方法及图纸

在本发明专利技术的一个实施方式中，提供一种存储器集成电路，包括存储器阵列、寄存器和耦合至寄存器的控制逻辑。在存储器集成电路中的存储器阵列存储数据。寄存器包括一个或多个位存储电路，以存储相同值的一个或多个相同位。控制逻辑响应存储在寄存器中的一个或多个相同位，提供对存储器集成电路的独立子通道存储器访问。

【技术实现步骤摘要】

本专利技术的实施方式一般地涉及存储器，具体地说涉及将识别号码分配至存储器模件的储器集成电路，以支持独立的子通道存储器对存储通道内的访问。
技术介绍
在具有统一或者合一存储访问的存储器体系结构，有时称为统一存储器体系结构(UMA)中，为了降低成本，处理器和图形控制器共享系统存储器。典型地，UMA存储器体系结构可以被优化以处理来自处理器对系统存储器内的存储器请求(读取/写入访问)。典型UMA存储器体系结构折衷图形控制器做出的存储器请求。当今，图形性能对于支持三维空间(3D)以及较高分辨率来说更为重要。在典型UMA存储器体系结构中，高速缓冲存储器使用固定六十四个(64)字节的高速缓冲存储器线来支持由处理器作出的存储器请求以及由图形控制器作出的存储器请求。在UMA存储器体系结构中的典型存储控制器具有一两个存储通道。每个存储通道利用每个存储模块共享在地址总线中的全部地址线，以便执行读取或者写入访问。在典型存储通道中的数据总线典型地是六十四(64)位宽，所以同时从存储器访问给定地址的八(8)字节连续(contiguous)数据。可以随采用的存储器类型以及存储容量而确定以不同的方式数据总线的位布线到存储器模块。尽管处理器典型地使用从存储器访问的全部64位连续数据，然而图形控制器一般未必如此。在UMA存储器体系结构中，当图形控制器作出的存储器请求时，大部分连续数据可能不被考虑。因而，存储通道的带宽可能由在典型UMA存储器体系结构中的图形控制器所发布的存储器请求无效率地使用。附图说明从以下详细说明，本专利技术实施方式的特征将变得显而易见，其中图1A举例说明了可以使用本专利技术的实施方式的典型计算机系统的框图。图1B的举例说明了可以使用本专利技术的实施方式的客户-服务器系统的框图。图2举例说明了其中可以使用本专利技术的实施方式的第一中央处理单元的框图。图3A举例说明耦合至一对存储通道的存储器控制块的高级框图，所述一对存储通道中的每一个包括四个存储器子通道。图3B举例说明在存储器控制块中的存储控制器的详细框图，所述存储器控制块耦合至高速缓冲存储器和一对包括多个S子通道的存储通道。图4A是举例说明视频显示上的像素映射的图，所述映射到通过存储通道进行的存储访问，所述存储通道不带使用线性存储器访问的子通道。视频显示上的像素图4B是举例说明映射的图，所述映射到通过存储通道进行的存储访问，所述存储通道带有两个支持微瓦片(micro-tiling)存储访问的子通道。图4C是举例说明视频显示上的像素映射的图，所述映射到通过存储通道进行的存储访问，所述存储通道带有四个支持微瓦片(micro-tiling)存储访问的子通道。图5A是举例说明在六十四位宽存储通道上进行线性六十四个字节存储器访问的图。图5B是举例说明一对三十二位宽的存储器子通道上一对三十二个字节存储器访问中的独立子通道存储器访问的图。图5C是举例说明在四个十六位宽的存储器子通道上进行四个十六字节存储访问的独立子通道存储访问的图。图6举例说明用于存储通道的地址信号线位映象。图7举例说明多芯片存储器模块耦合至安装在主机印刷电路板上的连接器的框图。图8举例说明存储器集成电路支持在存储器子通道上的微瓦片存储访问的框图。图9举例说明耦合至模式寄存器的地址超载逻辑电路，用于十六位宽存储器子通道和十六字节存储器访问的示意图。图10A举例说明多芯片存储器模块和跨接线的框图，其被配置以分配和识别在存储通道中带有一对子通道的存储器集成电路。图10B举例说明多芯片存储器模块和跨接线的框图，其被配置以分配和识别在存储通道中带有四个子通道的存储器集成电路。图10C举例说明多芯片存储器模块和跨接线的框图，其被配置基督教青年会分配和识别在存储通道中带有多个子通道的存储器集成电路。图11A举例说明包括缓冲器的控制电路的框图，以便从标识管脚接收的相同位用于图10A-10C的硬连接设置。图11B举例说明包括寄存器的控制电路的框图，以便从标识管脚接收相同位用于图10A-10C的硬连接设置。图11C举例说明包括寄存器的控制电路的框图，以便在复位之外的具体数目的时钟周期之后捕获标识信息。图11D举例说明包括寄存器的控制电路的框图，以便在复位之后捕获与控制信号的选通一致的标识信息。图12A举例说明数据字节中的数据位D0和D1与存储模块中的第一多个存储器集成电路的一个示意性对准。图12B举例说明数据字节中的数据位D0和D1与存储模块中的第二多个存储器集成电路对准的第二示意性调整。图13A是用于图11C的控制电路的时序图。图13B是用于图11D的控制电路的时序图。图14是耦合至存储模块的存储控制器的框图，以举例说明响应数据总线上的数据限定符将标识值加载到寄存器中的示意性方法。在附图中同样的参考数字和标识表示提供类似的功能的同样元件。具体实施例方式本专利技术实施方式的以下描述中，阐述若干细节以提供对本专利技术的彻底的理解。然而，对于本领域技术人员而言显而易见的是，没有这些细节可以实施本专利技术。在其它的情况中，没有详细描写公知的方法、程序、组件、和电路，以便模糊不必要地本专利技术实施方式的方面。集成制图计算机系统的存储效率一般地受到高速缓冲存储器线的大小的限制。通常用于图表的理想存储器访问大小是四至十六字节的数据，因为图形处理机一次对一个或者几个像素或者纹元起作用。然而，UMA存储器体系结构最好是用于64字节高速缓冲存储器线以优化处理机存储器效率。利用64字节高速缓冲存储器线，由图表控制器作出的存储器请求导致了平均在从存储器取出并且从不由图表控制器使用的有效数量的数据。不使用的数据可以称为超取出。利用微瓦片技术(micro-tiling)，来自图表控制器的存储器请求的超取出可以减低，而保存在具有集成图表控制器的UMA存储器体系结构中的高速缓冲存储器线技术要求。通常，微瓦片技术使用新的存储器体系结构和新的存储控制器体系结构。为了支持微瓦片技术存储器体系结构，该新的存储器子系统在存储通道内提供独立的子通道存储器访问。这些独立的对存储器的子通道存储器访问可以称为微瓦片或者微瓦片的存储器访问并且泛指为微瓦片技术。虽然描述的是新的存储控制器和存储器体系结构，但是这些应用的焦点在于将相同值加载到存储器模件上的存储器集成电路中，以支持微瓦片技术。可以在存储器阵列中的存储器集成电路赋一个在相同存储器阵列中另一个存储器集成电路之间的唯一的值。本专利技术的实施方式包括标识符并且提供机制以设置标识符的值。标识符可以称为具有相同位的相同值。相同值的一个应用就是用于独立的子通道存储器访问，也称为微瓦片存储器访问。本专利技术的实施方式允许子通道选择位存入在各个存储通道中的各个存储模块的各个存储器集成电路之内的寄存器中。在本专利技术的一个实施方式中，公开的方法包括提供带有多个存储器集成电路的存储模块，多个存储器集成电路中的每一个具有至少两个管脚以将信息耦合到存储器集成电路中；分别地将至少两个相同位的值设定到一个存储器集成电路的至少两个管脚上；将至少两个相同位接收到该一个存储器集成电路里当做相同值；并且限制带有至少两个相同位的至少一个存储器集成电路的功能。在本专利技术的另一个实施方式中，提供的存储器集成电路包括存储器阵列、寄存器以及耦合至寄存器的控制逻辑。在存储器集成电路中的存储器阵列本文档来自技高网...

【技术保护点】
一种方法包含：　　　　提供带有多个存储器集成电路的存储模块，多个存储器集成电路的每一存储器集成电路具有至少二个管脚以将信息耦合到存储器集成电路中；　　　　分别设置至少二个相同（ｉｄｅｎｔｉｔｙ）位的值到一个存储器集成电路的至少二个管脚上；　　　　接收至少二个相同位到一个存储器集成电路中作为相同值；以及　　　　利用至少二个相同位限制至少一个存储器集成电路的功能。

【技术特征摘要】
US 2005-7-5 11/174,2361.一种方法包含提供带有多个存储器集成电路的存储模块，多个存储器集成电路的每一存储器集成电路具有至少二个管脚以将信息耦合到存储器集成电路中；分别设置至少二个相同(identity)位的值到一个存储器集成电路的至少二个管脚上；接收至少二个相同位到一个存储器集成电路中作为相同值；以及利用至少二个相同位限制至少一个存储器集成电路的功能。2.如权利要求1所述的方法，其中对每个存储器集成电路的独立子通道存储器访问是微瓦片存储器访问，以及利用相同值限制至少一个存储器集成电路的功能是微瓦片存储器访问。3.如权利要求1所述的方法，其中对至少二个相同位的值设置到一个存储器集成电路包括独立地将至少二个管脚耦合到电源或接地。4.如权利要求3所述的方法，其中第一管脚耦合至接地以及第二管脚耦合至电源以将至少二个相同位的值设置到一个存储器集成电路的至少二个管脚上。5.如权利要求3所述的方法，其中第一管脚和第二管脚耦合至接地，以将至少二个相同位的值设置到一个存储器集成电路的至少二个管脚上。6.如权利要求3所述的方法，其中第一管脚和第二管脚耦合至电源，以将至少二个相同位的值设置到一个存储器集成电路的至少二个管脚上。7.如权利要求3所述的方法，其中由耦合在至少二个管脚和电源或接地之间的一个或多个跨接线进行独立耦合步骤。8.如权利要求3所述的方法，其中通过耦合在至少二个管脚和电源或接地之间的一个或多个开关进行独立耦合步骤。9.如权利要求3所述的方法，其中至少二个管脚是至少二个专用相同位管脚。10.如权利要求1所述的方法，其中至少二个管脚是数据总线的至少二个数据管脚，以及存储模块的多个存储器集成电路的每个存储器集成电路都包括寄存器，以存储至少二个相同位的值。11.如权利要求10所述的方法，其中响应耦合到一个存储器集成电路中的加载选通，在至少二个数据管脚上的至少二个相同位的值被加载到寄存器中。12.如权利要求10所述的方法，其中响应跟随一个存储器集成电路的复位的预先确定计数的时钟周期，在至少二个数据管脚上的至少二个相同位的值被加载到寄存器中。13.如权利要求1所述的方法，其中所述至少二个管脚是地址总线的至少二个地址管脚，存储模块的多个存储器集成电路的每一存储器集成电路包括寄存器，以存储至少二个相同位的值，而且当一个存储器集成电路在扩充状态寄存器编程模式时，响应被认定为预先确定逻辑电平的多个数据总线位，在至少二个地址管脚上的至少二个相同位的值被加载到寄存器中。14.一种存储器集成电路，包括存储器阵列，...

【专利技术属性】
技术研发人员：P麦克威廉姆斯，J阿基雅玛，KS贝恩斯，D加贝尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]