探测半导体存储器中电阻开路缺陷的方法技术

一种探测半导体存储器中延迟故障的方法（１００），包括：根据适合用于测试半导体存储器的测试图案来提供（１１０，１２０）地址位和数据位；为半导体存储器的输入端口提供（１３０）地址位和数据位；和根据地址位开始（１４０，１５０）存储器操作，其中地址位和数据位的提供与存储器操作的开始之间的时间间隔大约等于半导体存储器的工作时钟周期。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体存储器的测试领域，尤其涉及一种半导体存储器中电阻开路缺陷的方法。
技术介绍
集成电路的系统自动测试变得越来越重要。随着每个新一代的集成电路元件密度，系统功能数和时钟速度也显著增加。集成电路已经达到了这样的复杂性和速度，即，即使使用最完善最昂贵的常规测试方案都不能再探测到处理缺陷。然而，用户不会接受在操作使用过程中表现出隐藏缺陷的产品，由此使得例如生命支持系统或飞机控制系统变得不可靠。目前，对于SRAM，内置半导体存储器以达到2ns的时钟周期高速工作，或者对于临界尺寸达到了90纳米数量级的新一代CMOS，时钟周期甚至更短。一般通过嵌入式自测试(BIST)或使用扫描测试模式的测试器来执行嵌入式半导体存储器的测试。在嵌入式或测试器中，根据预定的行进式测试(march test)，产生连续的测试图案来执行存储器的读出和写入操作。行进式测试在本领域中是公知的，且通常认为对半导体存储器进行了充分的测试。电阻开路缺陷不仅导致半导体存储器的静态故障行为，其很容易被探测到，而且还在数据通路或地址通路中导致动态故障行为，其公知为“缓慢上升”和“缓慢下降”。根据缺陷的电阻——缺陷尺寸——，延迟变化相当大。很容易探测到静态故障行为中产生的大的延迟。探测对应于小尺寸缺陷的小延迟要求使用BIST或扫描测试的高速测试。理想地，半导体存储器需要在工作频率下进行测试。如果不在工作频率下测试半导体存储器，则即使使用正确的测试图案，也不会探测到小尺寸的电阻开路缺陷。然而，因为BIST的输出分析器所需的延迟、综合所需的额外时间、以及高速BIST所需的额外面积，所以高速BIST不容易结合进存储器的版图中。增大BIST的速度意味着显著增加BIST的面积，这对于大多数应用来说是不能接受的。此外，由于连续进行扫描入数据和扫描出数据，所以使用扫描测试模式来测试嵌入式半导体存储器需要额外的测试时间，因此对于具有大量引脚的大存储器来说增加了测试时间。随着现代制造工序从基于铝的互连转变到基于铜的互连，电阻开路缺陷变为主导性的缺陷。例如，在铝工序中，电阻金属桥接比电阻开路更加普遍。相反，在铜工序中，电阻开路更加普遍。然而，如上所述，以低于半导体存储器工作频率的频率测试导致了不可探测到的延迟缺陷，例如由电阻开路缺陷、电阻桥、和电容耦合表现出来的那些缺陷。这就需要提供一种方法，其使用以比半导体存储器工作频率低的频率的BIST或测试器来可靠地探测新一代半导体存储器中的延迟缺陷。
技术实现思路
已经发现本专利技术在探测半导体存储器中的电阻开路缺陷有效。这些电阻开路缺陷本身表现为在存储器地址解码器、预充电电路、写入数据线、本地全局输入端/输出端、以及在存储器单元矩阵中的缓慢上升和缓慢下降行为的延迟缺陷。通过使用以低于半导体存储器工作频率的频率工作的BIST(嵌入式自测试)或测试，本专利技术提供了一种用于探测这些延迟缺陷的可靠方法。在依照本专利技术的一个实施方案中，本专利技术提供了一种探测半导体存储器中延迟故障的方法。该方法包括根据适合用于测试半导体存储器的测试图案产生地址位和数据位。验证地址位和数据位。为半导体存储器的输入端口提供地址位和数据位。根据地址位开始存储器操作，其中地址位和数据位的提供与存储器操作的开始之间的时间间隔大约等于半导体存储器的工作时钟周期。在依照本专利技术的另一个实施方案中，本专利技术进一步提供了一种探测半导体存储器中延迟故障的方法。该方法包括依照适合用于测试半导体存储器的测试图案产生有效地址位和数据位。验证地址位和数据位。为半导体存储器的输入端提供地址位和数据位。根据地址位，将数据位写入半导体存储器中，其中地址位和数据位的提供与写入操作的开始之间的时间间隔大约等于半导体存储器的工作时钟周期。根据测试图案产生第二地址位。验证第二地址位。根据第二地址位，从半导体存储器中读出第二数据位，其中地址位的提供与读出操作的开始之间的时间间隔大约等于半导体存储器的工作时钟周期。将第二数据位与预定数据做比较，从而获得比较结果，如果所述比较结果表示匹配，则就表示操作是无故障的。在依照本专利技术的再一个实施方案中，本专利技术提供了一种用于测试半导体存储器中延迟故障的测试电路，包括地址和数据产生电路，用于根据适合用于测试半导体存储器的测试图案来产生地址位和数据位。具有验证电路，用于验证地址位和数据位。与半导体存储器通信的连接电路，用于为半导体存储器提供该地址位和数据位。定时电路，用于提供时间信号，该时间信号确定地址位和数据位的提供以及存储器操作的开始的时序，使得地址位和数据位的提供与存储器操作的开始之间的时间间隔大约等于半导体存储器的工作时钟周期。本专利技术的上述概述并不意在代表每个公开的实施方案、或本专利技术的每个方面。在下面的附图和详细描述中提供了其他的方面和实施方案。附图说明通过下面结合附图的本专利技术各个实施方案的详细描述，可更彻底地理解本专利技术，其中图1是依照本专利技术一个实施方案的测试存储器的流程图；图2是示意性示出BIST中地址和数据建立时间的图；图3是示意性示出半导体存储器测试的模拟结果的图；图4示出了在X地址解码器的最低位处具有插入的开路缺陷的半导体测试的模拟结果；图5是示意性示出图4中所示图的放大部分的图；和图6是示意性示出使用依照本专利技术所述方法的半导体测试的模拟结果的图。具体实施例方式下面，为了简单起见结合BIST描述本专利技术。显而易见的是，还可使用扫描测试模式的测试器来实现本专利技术。BIST的频率对延迟故障探测具有显著的影响。通过探测例如由电阻开路缺陷导致的小的延迟故障，高速测试提高了延迟故障的探测。然而，以高测试频率执行BIST在大多数应用中是不可行的。BIST用相应的地址产生数据，并按照增大和减小的地址顺序运行连续的写入和读出操作。在读出操作的情形中，BIST的输出分析器将读出的数据与预定的逻辑值相比较。如果读出的数据与逻辑值相匹配，则存储器是无故障的，否则存储器就存在故障。参照图2，图2示出了与由测试时钟CL提供的信号有关的数据和地址产生221，231的波形。地址和数据建立时间定义为地址产生(222，223)和数据产生(232，233)与测试时钟CL的正边沿之间的时间。图1中显示了BIST的工序步骤100。根据行进式测试，BIST产生地址和数据背景110。BIST保持存储器的状态，从而使数据位和地址位变为有效120。将地址和数据背景传输到存储器输入130。使用测试时钟的正/负边沿，开始存储器操作140。存储器操作可以是读出或写入。根据写入使能信号，数据背景被写入存储器或从存储器读出160。将读出数据与预定逻辑值比较170。根据测试图案的复杂性和存储器大小，重复上面的步骤。当准备信号与表示被测试器件无故障或有故障的第二标记一起被传输时，由BIST报告测试结束。图2显示了利用存储器时钟(CL)210的地址产生230和数据产生220的波形。地址和数据的建立时间225，235是地址和数据背景产生(221，231)与时钟的正/负边沿之间存在的时间(其包括保持时间222，232和数据有效间隔223，233)。一般，以低于当前半导体存储器工作频率的频率执行地址和数据产生。因而，当在存储器操作开始——时钟信号的正/负边沿之前相对长的时间，将测试图案——地址位和数据位——传输到存本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种探测半导体存储器中延迟故障的方法(100)，包括根据适合用于测试半导体存储器的测试图案来提供(110，120)地址位和数据位；为半导体存储器的输入端口提供(130)地址位和数据位；和根据地址位开始(140，150)存储器操作，其中地址位和数据位的提供与存储器操作的开始之间的时间间隔大约等于半导体存储器的工作时钟周期。2.根据权利要求1中所述的探测半导体存储器中延迟故障的方法，其中提供地址位和数据位包括产生地址位和数据位；在为半导体存储器的输入端口提供地址位和数据位之前验证该地址位和数据位。3.根据权利要求1中所述的探测半导体存储器中延迟故障的方法，其中存储器操作包括将数据位写入半导体存储器中。4.根据权利要求3中所述的探测半导体存储器中延迟故障的方法，其中存储器操作包括从半导体存储器读出(160)数据位。5.根据权利要求4中所述的探测半导体存储器中延迟故障的方法，进一步包括根据测试图案重复所述步骤。6.根据权利要求5中所述的探测半导体存储器中延迟故障的方法，进一步包括将读出的数据与预定数据做比较(170)，从而获得至少一个比较结果；如果所述至少一个比较结果表示匹配，则提供表示半导体存储器无故障的信号。7.根据权利要求6中所述的探测半导体存储器中延迟故障的方法，其中通过适当确定地址和数据验证的时序来确定所述时间间隔。8.根据权利要求6中所述的探测半导体存储器中延迟故障的方法，其中通过适当确定存储器操作的开始的时序来确定所述时间间隔。9.根据权利要求6中所述的探测半导体存储器中延迟故障的方法，其中测试图案是行进式测试。10.一种探测半导体存储器中延迟故障的方法，包括依照适合用于测试半导体存储器的测试图案提供有效地址位和数据位；为半导体存储器的输入端口提供该有效地址位和有效数据位；根据该有效地址位将有效数据位写入半导体存储器中，其中有效地址位和有效数据位的提供与写入操作的开始之间的时间间隔大约等于半导体存储器的工作时钟周期；根据测试图案提供第二有效地址位；为半导体存储器的输入端口提供该第二有效地址位；根据该第二有效地址位从半导体存...

【专利技术属性】
技术研发人员：M·阿齐曼，
申请(专利权)人：皇家飞利浦电子股份有限公司，
类型：发明
国别省市：