具有多个MOS晶体管的半导体存储器件及其控制方法技术

一种半导体存储器件，包括：存储单元阵列；多条第１位线；多条第２位线；第１读出放大器和第２读出放大器。存储单元阵列包括配置成矩阵状的存储单元。第１位线把处于同一列上的存储单元相互连接起来。第２位线把多条第１位线相互连接起来。为每一条第２位线设置第１读出放大器用来控制第２位线与第１位线之间的连接，而且，根据从存储单元读出到第１位线上的数据控制第２位线的电位。第２读出放大器通过第２位线和第１读出放大器对第１位线进行预充电，而且，在从存储单元读出数据时放大第２位线的电位。

【技术实现步骤摘要】

本专利技术涉及半导体存储器件和半导体存储器件的控制方法。说得更详细点，本专利技术涉及包括具有浮置栅极和控制栅极的多个MOS晶体管的非易失性半导体存储器件。
技术介绍
一直以来，作为半导体存储器的读出方式，人们就知道把位线设定成规定的预充电电位，借助于从存储单元读出了数据的结果位线是否已放电来对数据进行判定的方式。本方式也已应用于闪速存储器。关于闪速存储器，例如，已公开于Wei-Hua Liu著‘A2-TransistorSource-select(2TS)Flash EEPROM for 1.8V-Only Application’，Non-Volatile Semiconductor Memory Workshop 4.1，1997。以下，把这样的闪速存储器叫做2Tr闪速存储器。此外，作为数据的读出方式，人们知道把本地读出放大器和全局读出放大器组合起来使用的方式。如果是本方式，则为多条本地位线中的每一条位线都设置1个本地读出放大器，为每一个本地读出放大器都设置全局读出放大器，为多条全局位线中的每一条位线都设置全局读出放大器。因此，借助于本地读出放大器对本地位线进行预充电。但是，在上述方式中，不仅与所选择的全局位线对应的本地读出放大器，就连与已成为非选择的全局位线对应的本地读出放大器也被激活。因此，就连不需要的本地位线也会被预充电。其结果是在进行预充电时向存储单元阵列供给大电流，要消耗更多的电力。
技术实现思路
本专利技术的一个方面的半导体存储器件具备把存储单元配置成矩阵状的存储单元阵列；把处于同一列上的上述存储单元相互连接起来的多条第1位线；把多条上述第1位线相互连接起来的多条第2位线；为每一条上述第2位线设置的第1读出放大器，上述第1读出放大器控制上述第2位线与上述第1位线之间的连接，并且根据从上述存储单元读出到上述第1位线上的数据控制上述第2位线的电位；以及通过上述第2位线和上述第1读出放大器预充电上述第1位线、并且在从上述存储单元读出数据时放大上述第2位线的电位的第2读出放大器。本专利技术的一个方面的半导体存储器件的控制方法，上述半导体存储器件具有分级化为第1位线和第2位线的位线、连接到上述第1位线上的存储单元、为每多条上述第1位线设置的第1读出放大器和为每多条上述第2位线设置的第2读出放大器，其中，为每一个上述第1放大器都设置有上述第2位线，上述方法包括把某一条上述第2位线连接到上述第2读出放大器上；借助于上述第1读出放大器把上述第2位线和某一条上述第1位线连接起来；借助于上述第2读出放大器通过上述第2位线和上述第1读出放大器对上述第1位线进行预充电；在上述预充电后，借助于上述第1读出放大器使上述第2位线与上述第1位线成为不连接；在上述第2位线与上述第1位线成为不连接后，从上述存储单元把数据读出到已进行了上述预充电的上述第1位线上；以及在把‘1’数据读出到了上述第1位线上的情况下，借助于上述第1读出放大器变动上述第2位线的电位，在把‘0’数据读出到了上述第1位线上的情况下，借助于上述第1读出放大器使上述第2位线的电位保持上述预充电时的电位。本专利技术的一个方面的具备半导体存储器件的存储卡，上述半导体存储器件具备把存储单元配置成矩阵状的存储单元阵列；把处于同一列上的上述存储单元相互连接起来的多条第1位线；把多条上述第1位线相互连接起来的多条第2位线；为每一条上述第2位线设置的第1读出放大器，上述第1读出放大器控制上述第2位线与上述第1位线之间的连接，并且根据从上述存储单元读出到上述第1位线上的数据控制上述第2位线的电位；以及通过上述第2位线和上述第1读出放大器预充电上述第1位线、并且在从上述存储单元读出数据时放大上述第2位线的电位的第2读出放大器。附图说明图1是本专利技术的实施形态1的系统LSI的框图。图2是本专利技术的实施形态1的2Tr闪速存储器所具备的存储单元阵列的框图。图3是本专利技术的实施形态1的2Tr闪速存储器所具备的存储单元块的电路图。图4是本专利技术的实施形态1的2Tr闪速存储器所具备的存储单元块的剖面图。图5是本专利技术的实施形态1的2Tr闪速存储器所具备的Y选择器、本地读出放大器组、列选择器、以及全局读出放大器的电路图。图6是本专利技术的实施形态1的2Tr闪速存储器所具备的本地读出放大器的电路图。图7是本专利技术的实施形态1的2Tr闪速存储器所具备的存储单元组的电路图，示出的是写入动作的状态。图8是本专利技术的实施形态1的2Tr闪速存储器所具备的存储单元组的电路图，示出的是擦除动作的状态。图9是本专利技术的实施形态1的2Tr闪速存储器所具备的存储单元组的电路图，示出的是读出动作的状态。图10是本专利技术的实施形态1的2Tr闪速存储器的读出动作的流程图。图11是本专利技术的实施形态1的2Tr闪速存储器的读出动作时的各种信号的时序图。图12是本专利技术的实施形态1的2Tr闪速存储器所具备的本地读出放大器的等效电路图，示出的是预充电时的状态。图13是本专利技术的实施形态1的2Tr闪速存储器所具备的本地读出放大器的等效电路图，示出的是放电时的状态。图14是闪速存储器所具备的Y选择器、本地读出放大器组、列选择器、以及全局读出放大器的电路图，示出的是预充电的状态。图15是本专利技术的实施形态1的2Tr闪速存储器所具备的Y选择器、本地读出放大器组、列选择器、以及全局读出放大器的电路图，示出的是预充电的状态。图16是本专利技术的实施形态2的2Tr闪速存储器所具备的全局读出放大器的电路图。图17的曲线图示出了含于本专利技术的实施形态2的2Tr闪速存储器所具备的全局读出放大器内的反相器的输入输出特性。图18是本专利技术的实施形态3的2Tr闪速存储器所具备的本地读出放大器的电路图。图19是本专利技术的实施形态4的2Tr闪速存储器的一部分区域的框图。图20是本专利技术的实施形态4的2Tr闪速存储器的一部分区域的框图。图21是本专利技术的实施形态5的2Tr闪速存储器的一部分区域的框图。图22是本专利技术的实施形态5的2Tr闪速存储器所具备的存储单元阵列的电路图。图23是本专利技术的实施形态5的2Tr闪速存储器所具备的存储单元阵列、读出用行译码器、以及写入用行译码器的电路图。图24是本专利技术的实施形态6的2Tr闪速存储器所具备的存储单元阵列的一部分区域的框图。图25是本专利技术的实施形态7的闪速存储器所具备的存储单元块的电路图。图26是本专利技术的实施形态8的闪速存储器所具备的存储单元块的电路图。图27是本专利技术的实施形态9的LSI的框图。图28是具备本专利技术的实施形态1～8的闪速存储器的存储卡的框图。图29是具备本专利技术的实施形态1～8的闪速存储器的存储卡的框图。图30是具备本专利技术的实施形态1～8的闪速存储器的存储卡和卡保持器的外观图。图31是把具备本专利技术的实施形态1～8的闪速存储器的存储卡连接起来的连接装置的外观图。图32是把具备本专利技术的实施形态1～8的闪速存储器的存储卡连接起来的连接装置的外观图。图33是具备本专利技术的实施形态1～8的闪速存储器的IC卡的外观图。图34是具备本专利技术的实施形态1～8的闪速存储器的IC卡的框图。具体实施例方式用图1对本专利技术的实施形态1的半导体存储器件及其控制方法进行说明。图1是本实施形态的系统LSI的框图。如图所示，系统LSI1具备CPU2和2Tr闪速存储器3。CPU2在与闪速存本文档来自技高网...

【技术保护点】
一种半导体存储器件，其特征在于具备：把存储单元配置成矩阵状的存储单元阵列；把处于同一列上的上述存储单元相互连接起来的多条第１位线；把多条上述第１位线相互连接起来的多条第２位线；为每一条上述第２位线设置的第１读 出放大器，上述第１读出放大器控制上述第２位线与上述第１位线之间的连接，并且根据从上述存储单元读出到上述第１位线上的数据控制上述第２位线的电位；以及通过上述第２位线和上述第１读出放大器预充电上述第１位线、并且在从上述存储单元读出数据时 放大上述第２位线的电位的第２读出放大器。

【技术特征摘要】
JP 2005-11-8 2005-3236021.一种半导体存储器件，其特征在于具备把存储单元配置成矩阵状的存储单元阵列；把处于同一列上的上述存储单元相互连接起来的多条第1位线；把多条上述第1位线相互连接起来的多条第2位线；为每一条上述第2位线设置的第1读出放大器，上述第1读出放大器控制上述第2位线与上述第1位线之间的连接，并且根据从上述存储单元读出到上述第1位线上的数据控制上述第2位线的电位；以及通过上述第2位线和上述第1读出放大器预充电上述第1位线、并且在从上述存储单元读出数据时放大上述第2位线的电位的第2读出放大器。2.根据权利要求1所述的器件，其特征在于上述第2读出放大器包括向上述第2位线施加预充电电压的预充电电路；把上述第2位线和上述预充电电路连接起来的开关电路；使上述第2位线的电位反转并利用该反转信号控制上述开关电路的反相器；以及控制上述反相器的反转阈值的阈值控制电路。3.根据权利要求2所述的器件，其特征在于上述反相器具备分别提供用来使该反相器动作的高电压电源和低电压电源的高电压一侧端子和低电压一侧端子，上述阈值控制电路包括连接在上述低电压一侧电源端子与接地电位之间的二极管。4.根据权利要求1所述的器件，其特征在于还包括把处于同一行上的上述存储单元相互连接起来的字线；在读出时选择某一条上述字线的行译码器；以及控制上述第1读出放大器的动作的读出放大器控制电路，其中，上述行译码器和上述读出放大器控制电路被配置成在沿着上述字线的方向上彼此面对并且在二者之间设置上述存储单元阵列。5.根据权利要求4所述的器件，其特征在于上述第1读出放大器包括根据由上述读出放大器控制电路所进行的控制，把上述第2位线连接到上述第1位线上的第1开关电路；以及根据由上述读出放大器控制电路所进行的控制和上述第1位线的电位，把上述第2位线连接到接地电位上的第2开关电路。6.根据权利要求5所述的器件，其特征在于上述读出放大器控制电路对上述第1开关电路进行如下控制上述第1位线预充电期间把上述第2位线连接到上述第1位线上，从上述存储单元读出数据期间则使上述第1位线和上述第2位线不连接，上述第1位线预充电期间，上述读出放大器控制电路使上述第2开关电路成为非动作状态，从上述存储单元读出数据期间则使上述第2开关电路成为动作状态，在上述动作状态下，在从上述存储单元读出了‘1’数据时，上述第2开关电路把上述第2位线连接到上述接地电位上。7.根据权利要求6所述的器件，其特征在于上述第2开关电路具有比上述存储单元高的电流驱动能力。8.根据权利要求1所述的器件，其特征在于上述第1读出放大器包括把上述第2位线连接到上述第1位线上的第1开...

【专利技术属性】
技术研发人员：枝广俊昭，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]