支持时间上多路复用的纠错编码的存储器事务猝发操作和存储器组件制造技术

各实施例中包括用于存储器系统和存储器模块的方法和装置。在示例性系统中，纠错编码（ＥＣＣ）数据在猝发模式传输中在同一总线线路上与用户数据在时间上多路复用，使得不需要单独的芯片和数据线来支持ＥＣＣ。模块上的存储器设备各自包含与设备的可寻址段相关联的附加的间接可寻址ＥＣＣ段。时间上多路复用的ＥＣＣ数据从与在猝发模式传输中发送的可寻址数据相关联的间接可寻址段中读取并写入其中。在某些实施例中，支持两种类型的猝发模式，一种包括ＥＣＣ数据，而另一种不包括。这允许一种类型的存储器模块同时支持ＥＣＣ和非ＥＣＣ系统，且在某些情况下对某些数据使用ＥＣＣ而对同一系统中的其它数据不使用ＥＣＣ。描述并要求保护了其它实施例。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及数字存储器系统、组件和方法，尤其涉及能够在猝发存储器事务中多路复用纠错编码数据的存储器系统组件。背景诸如微处理器等数字处理器使用计算机存储器子系统来储存数据和处理器指令。某些处理器直接与存储器通信，而其它则使用专用的控制器芯片(通常是“芯片组”的一部分)来访问存储器。常规的计算机存储器子系统通常使用存储器模块来实现。参考附图说明图1所示的计算系统100，处理器120经由前端总线125与将处理器120耦合到各种外围设备的存储器控制器/集线器(MCH)130通信。这些外围设备之一是系统存储器，示为存储器模块MM0。尽管存储器无需在每一系统中都被排列在这一模块上，但是在许多系统中使用模块以通过用更大容量的模块替换一模块和/或在附加的存储器插槽中添加附加模块(未示出)来允许存储器扩展。当被连接时，只要MCH 130在地址/命令(ADD/CMD)总线150上将适当的信号置为有效，就从MCH 130寻址存储器模块MM0。MCH 130和存储器模块之一之间的数据传输可在数据总线140上发生。通常，存储器模块是使用多个半导体存储器设备来制造的，其中每一单独的设备储存该模块上所储存的每一数据字的一部分。例如，存储器模块MM0示出五个动态随机存取存储器(DRAM)设备，即DRAM0到DRAM4。每一DRAM设备从ADD/CMD总线150接收相同的地址和命令信号。每一DRAM设备连接到构成数据总线140的信号(DQn)线的一个子集，其中DRAM0连接到16条总线线路DQ0-DQ15，DRAM1连接到DQ16-DQ31，DRAM2连接到DQ32-DQ47，DRAM3连接到DQ48-DQ63，而DRAM4连接到DQ64-DQ71。由此，当在一个数据周期期间经由数据总线140传输72位数据时，除DRAM4之外的每一DRAM负责这些位中的16位，而DRAM4负责8位(通常DRAM4的另外8个DQn输入简单地未连接，且DRAM4的一半是不可访问的)。每一DRAM将72位字中其被分配的那一部分储存在与每一其它DRAM储存其在72位字中部分的相同的芯片位置中。在图1的示例中，每一可寻址数据字的大小是72位，其中的64位用于储存数据。另外8位用于储存对应于具有相同地址的64位数据的纠错编码(ECC)信息。例如，DRAM4可专用于ECC存储，DQ64-71则用于储存和检索ECC信息。其它系统可使用其它总线宽度，其中36位也是常见的，这些总线被划分成32个数据位巷道和4个ECC位巷道。许多当前的存储器设备和控制器提供了允许连同单个命令一起访问多个顺序储存的数据字的猝发模式。图2示出了用于使用图1的ECC存储器模块MM0的16字猝发模式数据传输的时序图。MCH 130向模块MM0提供一起始地址以及猝发模式16读或写命令。当该命令是读命令时，模块MM0上的DRAM各自读取连接到含有起始地址的字线的数据存储单元，然后在16个连续的数据周期中在数据总线140上驱动来自起始地址和15个连续的后续地址的数据。当该命令是写命令时，MCH 130通过16个连续的数据周期提供写数据，其中模块MM0上的DRAM在字线中从起始地址开始接收、缓冲然后将其写入连续的存储器位置。DRAM4在这些猝发命令期间如所有其它DRAM一样工作，且无需知道其数据可用于对储存在DRAM0到DRAM3中的数据执行ECC功能。例如，在时隙T0期间，发送数据“A”和ECC数据“A”，其中“A”表示由MCH 130指定的起始地址处的数据。在时隙T1期间，发送数据“B”和ECC数据“B”，其中“B”表示在“A”地址之后连续的地址处的数据。并非所有的系统都使用了上述ECC保护，因为ECC保护需要更宽的数据总线且通常对每一存储器组需要一额外的存储器芯片(例如，DRAM4和DQ64-DQ71在64位非ECC系统中将是不需要的)。此外，ECC一般增加了等待时间(由于检错功能)和功耗(由于需要额外的芯片)。另外，非ECC系统如上所述地工作，不同之处在于例如存储器控制器将相信在读操作中从DRAM0-DRAM3接收的数据的数据完整性。由此，ECC和非ECC存储器模块不是可互换的。当前，生产的非ECC系统比ECC系统多，这主要是由于以上列出的缺点。附图简述各实施例可通过参考附图阅读以下公开内容来最好地理解，附图中图1示出了现有技术的计算机系统的处理器和某些存储器系统组件；图2示出了用于图1的数据总线上的猝发模式数据传输的时序图；图3包含根据本专利技术的一个实施例的计算机系统的处理器和某些存储器系统组件的框图；图4A、4B、5、6A、6B和6C描绘了用于根据本专利技术的若干实施例的经纠错的猝发模式数据传输的时序图；以及图7包含根据本专利技术的一个实施例的DRAM设备的框图。实施例的详细描述本描述涉及一种提供能够进行ECC的存储器系统组件的新方法。该方法可避免对专用ECC存储器设备和专用ECC位巷道的需求，从而在至少某些实施例中允许ECC和非ECC模块之间的可互换性。代替专用的ECC设备和位巷道，此处描述的实施例在经由数据位巷道的猝发模式传输期间将ECC数据在时间上与系统数据多路复用，其中存储器控制器和存储器设备负责以预定义方式处理混合的数据/ECC猝发传输。在某些实施例中，存储器设备被设计成具有ECC和非ECC猝发传输模式，从而允许模块在ECC和非ECC系统，或甚至在对于某些关键数据而非其它数据依赖ECC保护的系统中都能互换使用。较佳实施例使用了其中ECC数据不直接占据可寻址存储器空间，而是被储存在与可寻址存储器空间相关联的内部可寻址存储器区域中的存储器结构。作为对各实施例的引言，图3示出了结合了耦合到存储器控制器330的处理器320的计算系统300。处理器320和存储器控制器330可被集成在单个电路上，或者可驻留在通过前端总线以类似于对图1所描述的方式连接的分开的电路上。存储器控制器330进而通过地址/命令总线350和数据总线340连接到双模态存储器模块BMM0。数据总线340被示为具有64位巷道DQ0-DQ63，然而这只是示例性的，其它实施例可采用例如16、32或128条数据总线位巷道。双模态存储器模块BMM0包含四种经纠错的猝发模式(ECB)DRAM，即ECB-DRAM0、ECB-DRAM1、ECB-DRAM2和ECB-DRAM3，这将在以下本专利技术的存储器设备实施例中进一步描述。在使用经纠错的猝发模式的系统实施例中，存储器控制器330被设计成接收和发送经纠错的猝发模式数据。然而，在仅使用现有技术的非ECC猝发模式的某些系统实施例中，可将模块BMM0耦合到现有技术的非ECC存储器控制器。存储器控制器330和ECB DRAM的系统级功能可通过仔细观察用于经由数据总线340的经纠错的猝发模式数据传输的时序图来较好地理解。首先参考图4A和4B，描述了“经纠错的猝发模式18A”的18个数据周期T0-T17。在该示例中，这18个数据周期传输由图2中的现有技术计算机系统100所传输的相同的16个72位数据字A到P。然而，显然图4使用了64个位巷道和18个数据周期来进行传输，而非根据现有技术的72个位巷道和16个数据周期。同样，并非在与数据字同时传输用于数据字的ECC编码，而是从图2中修改了数据本文档来自技高网...

【技术保护点】
一种存储器设备，包括：被安排成在存储单元的多个可寻址段中储存数据的存储单元阵列，每一可寻址段与至少一个附加存储单元相关联，所述至少一个附加存储单元在至少一个猝发读模式中是在读取所述相关联的可寻址段时从所述存储单元阵列读取的；以及控制在第一猝发读模式中从所述存储单元的可寻址段的第一个中读取的输出数据的猝发排序的猝发控制器，所述第一猝发读模式包括通过第一多个数据周期从所述第一段输出数据，其中在所述第一多个数据周期的至少一个期间，输出来自与所述第一段相关联的所述至少一个附加存储单元的数据。

【技术特征摘要】
【国外来华专利技术】US 2004-11-22 10/995,8501.一种存储器设备，包括被安排成在存储单元的多个可寻址段中储存数据的存储单元阵列，每一可寻址段与至少一个附加存储单元相关联，所述至少一个附加存储单元在至少一个猝发读模式中是在读取所述相关联的可寻址段时从所述存储单元阵列读取的；以及控制在第一猝发读模式中从所述存储单元的可寻址段的第一个中读取的输出数据的猝发排序的猝发控制器，所述第一猝发读模式包括通过第一多个数据周期从所述第一段输出数据，其中在所述第一多个数据周期的至少一个期间，输出来自与所述第一段相关联的所述至少一个附加存储单元的数据。2.如权利要求1所述的存储器设备，其特征在于，所述猝发控制器至少在所述第一猝发读模式和第二猝发读模式之间是可配置的，所述第二猝发读模式包括通过比所述第一多个数据周期短的第二多个数据周期从所述第一段输出数据，其中来自所述至少一个附加存储单元的数据在所述第二多个数据周期期间不被输出。3.如权利要求1所述的存储器设备，其特征在于，还包括耦合到所述存储单元阵列的写电路，所述猝发控制器还控制由所述存储器设备在第一猝发写模式中接收的输入数据的分布，所述第一猝发写模式包括所述存储器设备通过第三多个数据周期接收数据以及所述猝发控制器发信号通知所述写电路将所接收的数据的一部分写入所述存储单元的可寻址段的第二个内的可寻址位置，并将所接收数据的一部分写入与所述第二段相关联的所述至少一个附加存储单元。4.如权利要求3所述的存储器设备，其特征在于，所述猝发控制器还控制由所述存储器设备在第二猝发写模式中接收的输入数据的分布，所述第二猝发写模式包括所述存储器设备通过比所述第三多个数据周期短的第四多个数据周期接收数据，以及所述猝发控制器发信号通知所述写电路将所接收的数据写入所述存储单元的第二段内的可寻址位置，而不将任何所接收的数据写入与所述第二段相关联的所述至少一个附加存储单元。5.如权利要求3所述的存储器设备，其特征在于，还包括可基于外部掩码信号来操作的写掩码电路，其中在所述第一猝发写模式中，所述外部掩码信号在连同要写入所述至少一个附加存储单元的所接收的数据的一部分被置为有效时，使得所述写掩码电路防止所述写电路将数据写入所述至少一个附加存储单元。6.如权利要求3所述的存储器设备，其特征在于，在所述第一猝发写模式中，所述第三多个数据周期中的最后一个数据周期包含要写入与所述第二段相关联的所述至少一个附加存储单元的数据。7.如权利要求1所述的存储器设备，其特征在于，在所述第一猝发读模式中，所述猝发控制器在所述第一个多个数据周期的第一个数据周期中对来自所述至少一个附加存储单元的数据排序。8.如权利要求7所述的存储器设备，其特征在于，所述第一猝发读模式包括多个可配置猝发串长度。9.一种存储器模块，包括包括形成N位宽数据总线的多条数据总线迹线的电路板；以及耦合到所述多条数据总线迹线的至少一个存储器设备，所述至少一个存储器设备具有能够储存与可寻址存储器位置的段相关联的纠错码数据的多个间接可寻址存储器位置；所述存储器模块可在第一猝发读模式中操作，所述第一猝发读模式包括将从所述可寻址存储器位置的段的第一个中读取的数据通过第一多个数据周期输出到所述N位宽数据总线上，其中在所述第一多个数据周期的至少一个期间，来自所述间接可寻址存储器位置的至少一个的数据被输出到所述数据总线迹线的至少一条上。10.如权利要求9所述的存储器模块，其特征在于，所述存储器模块还可在第二猝发读模式中操作，所述第二猝发读模式包括将从所述可寻址存储器位置的第一段读取的数据通过比所述第一多个数据周期短的第二多个数据周期输出到所述N位宽数据总线上，而不输出来自所述间接可寻址存储器位置的数据。11.如权利要求9所述的存储器模块，其特征在于，所述至少一个存储器设备包括多个存储器设备，其每一个都连接到形成所述N位宽数据总线的所述数据总线迹线中一相应的子集，每一存储器设备具有能够储存与所述可寻址存储器位置的段相关联的纠错码数据的多个间接可寻址存储器位置。12.如权利要求9所述的存储器模块，其特征在于，它可在两个猝发写模式中操作，第一猝发写模式通过第三多个数据周期经由所述N位宽数据总线接收猝发数据，第二猝发写模式通过比所述第三多个数据周期长的第四多个数据周期经由所述N位宽数据总线接收猝发数据和纠错码数据。13.一种计算设备，包括包括多条存储器数据总线线路的存储器系统，所述存储器系统在所述存储器数据总线线路上发送纠错编码，以确保储存在所述存储器系统中的至少某些设备数据的数据完整性，其中...

【专利技术属性】
技术研发人员：P沃格特，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]