本发明专利技术的各个实施例涉及实现和使用存储逻辑状态的阻抗编码纳米级的阻抗编码锁存器（４０５，４０８，３０２－３０５），其将采用阻抗驱动逻辑的纳米级电子电路中的阻抗状态存储为逻辑值。在一些特定实施例中，与采用阻抗驱动逻辑的纳米级电子电路一起使用纳米级阻抗编码锁存器，避免了沿串联级联逻辑电路的电压余量的累积退化并提供了临时存储中间逻辑值，实现了由纳米线交叉实现的逻辑电路通过纳米级阻抗编码锁存器实际上互连到由其他纳米线交叉实现的逻辑电路，从而实现复杂的纳米级逻辑电路流水线、基于纳米级逻辑电路的状态机器（１２００）、以及具有各种不同互连拓扑和相应功能的其他复杂逻辑器件。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及纳米级电子装置，具体地涉及纳米级锁存器以及将阻抗编码的纳米级锁存器用于阻抗驱动的纳米级逻辑的方法。
技术介绍
多年的研发努力在纳米级电子装置领域取得显著的进展。纳米级电子装置一般是指使用任何各种方法制作的包括宽度小于100nm的信号线的电子电路以及分别由一个至几十个或几百个分子制作的有源与无源电子元件。在一种有希望的纳米级电子电路架构中，纳米线交叉(crossbar)是由第一组间距小的平行纳米线和第二组间距小的平行纳米线制成，第二组平行纳米线置于第一组平行纳米线上，其中例如二极管、电阻器和无源连接的电子元件制作于交叠区域或者纳米线结内，所述纳米结是第一组纳米线中的纳米线与第二组纳米线中的纳米线交叉之处。图1A-C示出了简单的一般的纳米线交叉。图1A至C都采用了相同的说明约定，为了简化仅参照图1A进行描述。在图1A中，第一组平行纳米线用垂直线102至105表示，第二组平行纳米线用水平线106至108和110至111表示。两组平行纳米线，以及选择性地制作于第一和第二组纳米线之间的某些纳米线结处的纳米电子元件，一起构成纳米线交叉100的示例。在图1A中，纳米级电子元件用圆盘112至117表示。纳米级电子元件包括纳米级二极管、纳米级电阻器、纳米级连接点、以及纳米级晶体管。图1B示出了由纳米线交叉实现的电子电路的操作。第二组纳米线的第一批，例如图1A至C的示例纳米线交叉中的纳米线106至108，可以用作输入信号线，第二组纳米线的第二批，例如图1A至C的示例纳米线交叉中的纳米线110，可以用作输出信号线。图1A至C中的示例纳米线交叉100实现了一种纳米级逻辑电路，其中3位(bit)信号输入到该逻辑电路，从该逻辑电路输出1位信号。纳米线交叉通常在第一和第二平行纳米线组中分别包括几十到几百个平行纳米线，这些平行纳米线可以或多或少任意地分布在输入、输出和内部信号线之间。通过将纳米线互连到附加信号线和电路，由此出现这种分布。纳米线交叉的逻辑功能是由在纳米线交叉内的特定纳米线结处选择性制作纳米级电子元件112至117决定的。在特定类型的纳米线交叉中，纳米线结可以是可再编程的。由可再编程纳米线交叉实现的电子电路因此可以重复地再定义。如图1B所示，当输入“101”编码成高电压和低电压并输入到图1A至C所示示例纳米线交叉的输入信号线106至108时，信号“1”在输出信号线110上输出。图1C示出了与图1B所示不同的逻辑输入/逻辑输出对。在图1C中，示例纳米线交叉将输入信号“100”转变为输出信号“0”。对该示例纳米线交叉的完整逻辑描述将包括可能的逻辑输入/逻辑输出对的表，或者包括一个或者多个布尔表达式，从这些布尔表达式可以导出所述可能的逻辑输入/逻辑输出对。一般而言，纳米线交叉可以用于实现将信号线或位内任意宽度的输入逻辑信号转变为任意宽度的输出逻辑信号的任意逻辑电路。在纳米线结处采用类似二极管的纳米级元件的纳米线交叉已经被提议作为新一代纳米级电子装置的重要逻辑元件。二极管-电阻器逻辑固有地使信号退化，因为在跨过二极管以及上拉和下拉电阻器存在电压降。级联二极管逻辑产生累积信号退化，当二极管逻辑级联到任何巨大深度时，该累积信号退化产生的信号退化足以使该级联逻辑电路不可用。由于信号退化贯穿每个及所有的二极管-电阻器逻辑级累积，所以二极管-电阻器逻辑级之间的退化信号需要被放大以恢复信号完整性。二极管-电阻器逻辑还无法存储逻辑状态，使得难以实现顺序二极管-电阻器逻辑。
技术实现思路
本专利技术的各个实施例涉及存储逻辑状态的阻抗编码纳米级锁存器的实现和使用，所述锁存器将逻辑值存储为采用阻抗驱动逻辑的纳米级电子电路中的阻抗状态。在这些实施例的某些中，与采用阻抗驱动逻辑的纳米级电子电路一起使用纳米级锁存器，避免了沿串联级联逻辑电路的电压余量(voltage margin)的累积退化并提供了中间逻辑值的临时存储，这允许用纳米线交叉实现的逻辑电路通过纳米级锁存器实际互连到其他纳米线交叉实现的逻辑电路，从而实现复杂的纳米级逻辑电路流水线(pipeline)、基于纳米级逻辑电路的状态机器、以及具有各种不同互连拓扑和相应功能的其他复杂逻辑器件。附图说明图1A-C示出了简单的一般的纳米线交叉。图2示出了可以制作于互连两个纳米线的纳米线结处的纳米级滞后电阻器(hysteretic resistor)的电学行为。图3示出了在本专利技术的各个实施例中如何采用滞后电阻器实现纳米级锁存器。图4A-C示出了将纳米级滞后电阻器用作单元件的纳米级锁存器。图5示出了由一系列单元件纳米级锁存器实现的五元件的纳米级锁存器。图6A-B示出了包含实现简单逻辑电路的二极管元件的简单示范性纳米线交叉的示意性图示，以及该逻辑电路的类似方框图的相应表示。图7示出了互连到在前的阻抗编码纳米级锁存器阵列和在后的阻抗编码纳米级锁存器阵列的阻抗驱动纳米级二极管逻辑电路。图8A-C示出了本专利技术的阻抗编码锁存器以及利用本专利技术的阻抗驱动二极管逻辑的最简单的可能逻辑电路。图9A-E示出了单逻辑电路、2-锁存器纳米级电子电路的操作。图10A-B示出了由纳米级锁存器促成的许多不同互连拓扑中的两种。图11A-D示出了代表本专利技术一个实施例的，通过使用纳米级阻抗编码锁存器增加纳米级阻抗驱动逻辑电路的复杂度的途径。图12示出了使用阻抗驱动纳米级交叉二极管逻辑电路和阻抗编码纳米级锁存器实现的示范性状态机器的示意性图示。图13A-J示出了图12所示的纳米级状态机器的操作。具体实施例方式本专利技术的各种实施例涉及构造和使用用于存储由纳米级阻抗驱动逻辑电路(“NIDLC”)产生和消耗的逻辑状态的纳米级阻抗编码锁存器(“NIEL”)。NIEL使得NIDLC可以级联以产生比单级逻辑中可能的逻辑功能更为复杂的逻辑功能。通过一个或者多个居间NIEL的操作，穿过阻抗驱动逻辑级时退化的信号可以被升压或者恢复。NIDLC和居间NIEL可以被钟控以形成流水线、状态机器、以及更复杂的逻辑电路。下述讨论分成许多子部分提供了有关本专利技术的一般信息，不仅包括概括信息还包括细节，这些子部分包括(1)滞后电阻器；(2)NIEL；(3)锁存器阵列；(4)二极管-电阻器逻辑；(5)阻抗驱动逻辑；(6)阻抗编码和阻抗驱动逻辑级；(7)流水线；(8)流水线操作；(9)状态机器；(10)示范性状态机器；以及(11)该示范性状态机器的操作。滞后电阻器图2示出了可以制作于互连两个纳米线的纳米线结处的纳米级滞后电阻器的电学行为。在图2中，电压绘制于水平轴202，电流绘制于垂直轴204。所绘制的电流/电压关系，即图2中的直线段，在图2中形成了一个操作回路，该操作回路描述了纳米级滞后电阻器从低阻抗逻辑状态0(图4A中的402和403)切换到高阻抗逻辑状态1(图4A中的404和405)并再次切换回来。倾斜相对小的线段206代表处于高阻抗、逻辑状态1、开路条件下的纳米级滞后电阻器的电流/电压关系。线段206的小斜率代表高阻抗或开路开关的施加电压变化时电流变化相对较小，该斜率由欧姆定律表达为ΔicΔVc=1Ropen]]>Rclosed如前所述相对较低，导致大的电流变化/电压变化比。倾斜相对大的直线208代表纳米级滞后电阻本文档来自技高网...
【技术保护点】
一种存储逻辑值的纳米级锁存器，该纳米级锁存器包括： 纳米级控制电压输入线（４０５）； 纳米级输入／输出信号线（４０８）；以及 纳米级滞后电阻器（３０２－３０５），其将所述控制电压输入连接到所述输入／输出信号线，在处于低阻抗的闭路状态时代表第一逻辑值且在处于高阻抗时代表第二逻辑值。
【技术特征摘要】
【国外来华专利技术】US 2004-10-27 10/974,6601.一种存储逻辑值的纳米级锁存器，该纳米级锁存器包括纳米级控制电压输入线(405)；纳米级输入/输出信号线(408)；以及纳米级滞后电阻器(302-305)，其将所述控制电压输入连接到所述输入/输出信号线，在处于低阻抗的闭路状态时代表第一逻辑值且在处于高阻抗时代表第二逻辑值。2.权利要求1所述的纳米级锁存器，还包括纳米级二极管(412)，其将所述输入/输出信号线与地互连，以允许无条件地非毁坏性地使所述锁存器开路。3.权利要求2所述的纳米级锁存器，还包括多个附加的纳米级输入/输出信号(523-526)，每个附加的纳米级输入/输出信号线通过单独的、存储逻辑值的纳米级滞后电阻器(514，515，507，508)互连到所述纳米级控制电压输入线，并通过纳米级二极管互连来互连到地。4.权利要求1所述的纳米级锁存器，其中对所述纳米级控制电压输入线施加第一极性的、幅值大于阈值电压V0的电压，将所述纳米级锁存器置于开路的高阻抗状态(404)；并且其中对所述纳米级控制电压输入线施加第二符号的、幅值大于阈值电压Vc的电压，将所述纳米级锁存器置于闭路的低阻抗状态(402)。5.权利要求4所述的纳米级锁存器，其中通过下述步骤将逻辑值输入到所述纳米级输入/输出信号线并存储于所述纳米级锁存器内将第一极性的、幅值等于或者大于V0的电压施加到所述控制电压输入线以将所述纳米级锁存器置于开路状态；将第二符号的幅值小于Vc的电压施加到所述纳米级控制电压信号线，将所述纳米级锁存器置于开路状态(416)；以及使用第一符号的电压将逻辑信号输入到所述纳米级输入/输出信号线，从而在所述逻辑信号的电压与施加到所述纳米级控制电压线的电压组合产生幅值大于或者等于Vc的组合电压时，将所述纳米级锁存器设置于闭路状态(424)，且在所述逻辑信号的电压与施加到所述纳米级控制电压线的电压组合不产生幅值大于或者等于Vc的组合电压时，将所述纳米级锁存器设置于开路状态(428...
【专利技术属性】
技术研发人员：GS斯尼德尔，PJ屈克斯，
申请(专利权)人：惠普开发有限公司，
类型：发明
国别省市：US[美国]
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