半导体存储器装置的数据输出电路及其控制方法制造方法及图纸

用于半导体存储器装置的数据输出电路，所述电路包括：多个垫，其中确定了使用范围，以便相应的垫专用于至少两种单元数据输出模式的每个中，或共用于全部的至少两种单元数据输出模式中；多条数据线，其可从多个存储器排组传输数据至存储器排组之外；以及数据输出控制单元，其根据至少一个控制信号，从多条数据线之中的数据线输出数据到多个垫之中与目前设定的单元数据输出模式中使用的垫对应的信号线。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器装置，且具体而言，涉及一种半导体存储器装置的数据输出电路及方法。
技术介绍
根据现有技术的具有图1所示配置的半导体存储器装置具有第一至第三单元数据输出模式(此后称为X32模式、X16模式以及X8模式)，其中根据一次(one-time)读取命令输出的数据位的数量分别为32、16和8。图1内所示的根据现有技术的半导体存储器装置包括存储器排组10、多条数据线GIO<0>至GIO<31>、数据输出单元20以及垫单元30。存储器排组10包括单元阵列11和包括多个数据总线感测放大器(此后简称为感测放大器)的感测放大器阵列12，多条数据线GIO<0>至GIO<31>对应于感测放大器阵列12的各个感测放大器，使得存储器排组10内对应于行地址和列地址的单元数据会输出至存储器排组10之外，数据输出单元20储存或驱动数据线GIO<0>至GIO<31>的数据，以便输出至半导体存储器装置之外，并且垫单元30具有三十二个将由数据输出单元20驱动的数据输出至半导体存储器装置之外的垫。多条数据线GIO<0>至GIO<31>分别通过数据输出单元20对应于垫单元30的第零至第三十一垫。进一步，当半导体存储器装置在X32模式中工作时会使用到全部三十二个垫、当半导体存储器装置在X16模式中工作时会使用到十六个垫并且当半导体存储器装置在X8模式中工作时会使用到八个垫。因此，这三十二个垫可分成只在X32模式内使用的垫、可在X32模式和X16模式内共用的垫以及在X32模式、X16模式和X8模式内共用的垫，这是在设计半导体存储器装置时事先确定的。感测放大器阵列12的感测放大器设置成以感测放大器DBSA_X8、感测放大器DBSA_X32、感测放大器DBSA_X16和感测放大器DBSA_X32的顺序的重复图案，如图1所示。感测放大器DBSA_X8在X32模式、X16模式以及X8模式内工作，感测放大器DBSA_X32只在X32模式内工作，并且感测放大器DBSA_X16在X32模式和X16模式内工作。当半导体存储器装置在X32模式内工作时，感测放大器阵列12的所有感测放大器都工作，并且数据通过与感测放大器对应的数据线GIO<0>至GIO<31>来输出。当半导体存储器装置在X16模式内工作时，感测放大器阵列12的所有感测放大器DBSA_X8和DBSA_X16都工作，并且数据通过与感测放大器对应的数据线GIO<0>、GIO<2>、...、GIO<28>、GIO<29>和GIO<30>来输出。当半导体存储器装置在X8模式内工作时，感测放大器阵列12的所有感测放大器DBSA_X8都工作，并且数据通过与感测放大器对应的数据线GIO<0>、GIO<4>、...和GIO<28>来输出。然而，检测和放大对应于行地址与列地址的单元中数据的感测放大器并未与对应于X32模式、X16模式和X8模式的感测放大器完全匹配。例如，当半导体存储器装置在X8模式内工作时，八位数据中的第一位数据需要通过数据线GIO<0>输出。然而，当检测与放大对应于行地址与列地址的单元中数据的感测放大器之一为耦合至存储器排组内数据总线Lio<1>和Liob<1>的感测放大器DBSA_X32时，则不能以正常状态输出数据。为此，根据图1所示的现有技术，本地数据总线线路ldb_X16<1>、ldb_X16<3>和ldb_X8<1:3>耦合至与GIO线耦合并在包括X32模式、X16模式和X8模式的各个模式中使用的感测放大器，这样数据传输至感测放大器。因此，当半导体存储器装置在X8模式内工作时，即使感测与放大对应于行地址与列地址的单元内数据的感测放大器对应于感测放大器DBSA_X8、DBSA_X32、DBSA_X16和DBSA_X32中的任意一个，对应的数据也会传输至感测放大器DBSA_X8，并且可以正常状态输出数据。通过相同的原理，即使当半导体存储器装置在X16模式内工作，数据也可通过本地数据总线线路ldb_X16<1>和ldb_X16<3>正常地输出至感测放大器DBSA_X8和DBSA_X16。然而，根据现有技术的在X32模式、X16模式和X8模式中的每个中使用的半导体存储器装置具有下列问题。第一，为了在相应的X32、X16和X8模式内使用的感测放大器之中传输数据，本地数据总线线路耦合至感测放大器。结果，布局面积增加，并且变得难以设计电路。此问题会随着存储器容量增加而严重。第二，因为数据要花时间来通过耦合在感测放大器之中的本地数据总线线路来传输；所以增加了数据输出时间。
技术实现思路
本专利技术的实施例提供一种能够减少布局面积并且简化电路设计的用于半导体存储器装置的数据输出电路及方法。本专利技术的另一实施例提供一种能够减少数据输出时间的用于半导体存储器装置的输出电路及方法。本专利技术的第一实施例提供一种用于半导体存储器装置的数据输出电路，该电路包括多个垫，其中可确定使用范围以便各个垫可以在至少两种单元数据输出模式中的每个中专有地使用，或可以在全部的至少两种单元数据输出模式中共同地使用；多条数据线，其可从多个存储器排组传输数据至存储器排组之外；以及数据输出控制单元，其可根据至少一个控制信号，从多条数据线之中的数据线输出数据到与多个垫之中在当前设定的单元数据输出模式内使用的垫对应的信号线。本专利技术的第二实施例提供一种用于半导体存储器装置的输出电路，该半导体装置可用于所有第一至第三单元数据输出模式，在这些模式中根据一次读取命令的数据输出的位的数量分别为32、16或8，该数据输出电路可包括多个垫，其中可确定在第一至第三单元数据输出模式之中的至少一个中使用的垫；多条数据线，其可从存储器排组传输数据至存储器排组之外；以及数据输出控制单元，其可根据第一控制信号或第二控制信号中的至少一个，从多条数据线之中的数据线输出数据到与多个垫之中在当前设定的单元数据输出模式内使用的垫对应的信号线。本专利技术的第三实施例提供一种输出半导体存储器装置的数据的方法，所述装置包括多个垫，其中可确定使用范围以便各个垫可以在至少两种单元数据输出模式中的每个中专有地使用，或可以在全部的至少两种单元数据输出模式中共同地使用；以及多条数据线，其可将多个存储器排组的数据传输至存储器排组之外，所述方法包括获取至少一个控制信号，以便根据读取命令从存储器排组输出数据；根据至少一个获取的控制信号来选择数据线；以及从所选的数据线输出数本文档来自技高网...

【技术保护点】
一种用于半导体存储器装置的数据输出电路，所述数据输出电路包括：　　　　多个垫，所述垫的相应一些配置成专用于至少两种单元数据输出模式中的一个，或共用于全部的所述至少两种单元数据输出模式；　　　　多条数据线，其配置成从多个存储器排组传输数据至所述存储器排组之外；以及　　　　数据输出控制单元，其配置成根据至少一个控制信号，从所述多条数据线之中的数据线输出数据到与在目前设定的单元数据输出模式内使用的垫对应的相应信号线。

【技术特征摘要】
KR 2006-4-5 10-2006-00309331.一种用于半导体存储器装置的数据输出电路，所述数据输出电路包括多个垫，所述垫的相应一些配置成专用于至少两种单元数据输出模式中的一个，或共用于全部的所述至少两种单元数据输出模式；多条数据线，其配置成从多个存储器排组传输数据至所述存储器排组之外；以及数据输出控制单元，其配置成根据至少一个控制信号，从所述多条数据线之中的数据线输出数据到与在目前设定的单元数据输出模式内使用的垫对应的相应信号线。2.如权利要求1的数据输出电路，其中所述多条数据线分成多个组，每一组包括预定数量的数据线，以及在每一组内确定一些在所述至少两种单元数据输出模式中的每个中使用的数据线。3.如权利要求1的数据输出电路，其中所述数据输出控制单元包括第一控制信号产生单元，其配置成根据在输入行地址和读取命令时使能的命令识别信号来产生第一控制信号；以及数据选择单元，其配置成根据所述第一控制信号或第二控制信号从所述数据线选择数据，并输出所述数据到所述多个垫中与在所述目前选择的单元数据输出模式中使用的所述垫对应的所述信号线。4.一种用于配置成第一至第三单元数据输出模式的半导体存储器装置的输出电路，其中根据一次读取命令的数据输出的位的数量分别为32、16或8，所述输出电路包括多个垫，其中确定了在所述第一至第三单元数据输出模式之中的至少一个中使用的垫；多条数据线，其从存储器排组传输数据至所述存储器排组之外；以及数据输出控制单元，其配置成根据第一控制信号或第二控制信号中的至少一个，从所述多条数据线之中的数据线输出数据到与目前设定的单元数据输出模式内使用的所述垫对应的信号线。5.如权利要求4的数据输出电路，其中所述多个数据线分成多个组，每一组包括至少四条数据线，以及在每一组内确定所述第一至第三单元数据输出模式中的每个中使用的数据线的数量。6.如权利要求4的数据输出电路，其中所述数据输出控制单元包括第一控制信号产生单元，其配置成根据行地址和读取命令使用为每个存储器排组产生的命令识别信号来产生所述第一控制信号；以及数据选择单元，其配置成根据所述第一控制信号或所述第二控制信号中的至少一个从所述数据线之一选择数据，并输出所述数据到与在目前选择的单元数据输出模式中使用的所述垫对应的所述信号线。7.如权利要求3或6的数据输出电路，其中所述第一控制信号为与所述存储器排组中的一个对应的行地址，并且根据所述读取命令来激活。8.如权利要求3或6的数据输出电路，其中所述第二控制信号为与所述存储器排组中的一个对应的列地址，并且根据所述读取命令来激活。9.如权利要求3或6的数据输出电路，其中所述第一控制信号产生单元包括多个第一NAND门，其每个接收用于每个排组的行地址和关于所述对应排组的命令识别信号，并据此产生输出；以及第二NAND门，其接收所述多个第一NAND门的所述输出，并输出所述第一控制信号。10.如权利要求3或6的数据输出电路，其中所述数据选择单元包括多个选择单元，其每个配置成根据读取/写入分类信号、所述第一控制信号和所述第二控制信号中的至少一个从耦合至每个选择单元的至少一个数据线选择数据，并当选择了与每个选择单元对应的所述单元数据输出模式时、输出所述数据到与在对应于每个选择单元的单元数据输出模式中使用的所述垫对应的所述信号线。11.如权利要求3或6的数据输出电路，其中所述数据选择单元包括第一选择单元，其配置成当第一单元数据输出模式选择信号被使能时，从耦合至所述第一选择单元的所述数据线输出数据到与在所述第一单元数据输出模式内使用的所述垫对应的所述信号线；第二选择单元，其配置成当所述第一单元数据输出模式选择信号和第二单元数据输出模式选择信号中的一个被使能时，根据所述第一控制信号，从耦合至所述第二选择单元的数据线之中的所述数据线输出数据到与在所述第一单元数据输出模式和所述第二数据输出模式中使用的所述垫对应的所述信号线；以及第三选择单元，其配置成当所述第一单元数据输出模式选择信号、所述第二单元数据输出模式选择信号和第三单元数据输出模式选择信号中的一个被使能时，根据所述第一控制信号和第二控制信号，从耦合至所述第三选择单元的数据线之中的所述数据线输出数据到与在所述第一单元数据输出模式、所述第二单元数据输出模式和第三单元数据输出模式内使用的所述垫对应的所述信号线。12.如权利要求11的数据输出电路，其中当读取/写入分类信号位于用于读取操作的电平且第一单元数据输出模式选择信号被使能时，所述第一选择单元从耦合至所述第一选择单元的所述数据线输出数据到与在所述第一单元数据输出模式内使用的所述垫对应的所述信号线。13.如权利要求11的数据输出电路，其中所述第一选择单元包括NAND门，其配置成接收读取/写入分类信号和所述第一单元数据输出模式选择信号，并据此产生输出；以及开关，其配置成根据所述NAND门的所述输出从耦合到所述开关的数据线输出数据。14.如权利要求11的数据输出电路，其中所述第二选择单元包括第一模式选择单元，其配置成当所述读取/写入分类信号位于用于读取操作的电平且所述第一单元数据输出模式选择信号被使能时，从耦合至所述第一模式选择单元的数据线输出数据到与在所述第一单元数据输出模式中使用的所述垫对应的所述信号线；以及第二模式选择单元，其配置成当所述读取/写入分类信号位于用于读取操作的电平并且所述第二单元数据输出模式选择信号被使能时，根据所述第一控制信号，从耦合至所述第二模式选择单元的数据线之中的数据线输出数据到与所述第二单元数据输出模式中使用的所述垫对应的所述信号线。15.如权利要求14的数据输出电路，其中所述第一模式选择单元包括NAND门，其配置成接收反向的读取/写入分类信号和所述第一单元数据输出模式选择信号，并且据此产生输出；以及开关，其配置成根据所述NAND门的所述输出从耦合到所述开关的数据线输出数据。16.如权利要求14的数据输出电路，其中所述第二模式选择单元包括第一NAND门，其配置成接收反向的第一控制信号、所述读取/写入分类信号和所述第二单元数据输出模式选择信号，并且据此产生输出；第一开关，其配置成根据所述第一NAND门的所述输出从耦合至所述第一开关的数据线输出数据；第二NAND门，其配置成接收所述第一控制信...

【专利技术属性】
技术研发人员：权大汉，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]