存储器存取电路制造技术

本发明专利技术提供一种存储器存取电路，用以产生预充电信号以及存取致能信号。本发明专利技术的存储器存取电路包括有：闩锁电路，输入端接收高电位的输入信号，当时钟信号触发时，闩锁电路根据输入信号的电平输出第一信号；反馈重置电路，耦接至闩锁电路，接收第一信号用以产生第二信号以及重置信号，其中闩锁电路接收重置信号并根据重置信号的电平重置第一信号；以及门锁存电路，耦接至闩锁电路以及反馈重置电路，用以根据第一信号以及第二信号产生预充电信号以及存取致能信号。

【技术实现步骤摘要】

本专利技术是有关于存储器电路，特别是有关于存储器存取电路。
技术介绍
当外部电路欲读取存储器中某特定存储单元的储存值时，必须对静态随机存取存储器中用以输出储存值的位线(bit line)先行预充电，以维持位线于某特定电压水准。接着依据外部电路输出的读取地址致能目标存储单元的字线(word line)，以使目标存储单元的储存值输出到位线上。输出电路再锁存位线上反映储存值的电压值，并将电压值输出至外部电路，于是外部电路得以读取到目标存储单元的储存值。由于读取存储器的过程需要对存储器预充电(pre-charge)，因此存储器需要产生预充电信号PRE，以触发位线的充电。此外，由于存取存储器的过程亦需要致能目标存储单元的字线，以由存储器所包含的众多存储单元中选定目标存储单元，因此存储器亦需要产生存取致能信号EN，以触发存储单元的选取。由于位线的预充电需早于存储单元的选取，才能预先清除位线上前次读取的残余电压，以让存储单元的储存值输出至位线上，因此预充电信号PRE需先被致能。一般而言，预充电信号PRE致能的时间点T1需早于存取致能信号EN致能的时间点T2(亦即，T1早于T2)；此外预充电信号PRE非致能的时间点T4需晚于存取致能信号EN非致能的时间点T3(亦即，T4晚于T3)，亦即预充电信号PRE的致能期间D1大于存取致能信号EN的致能期间D2，如此才能避免存储器电路存取时的误操作。理想的预充电信号PRE以及存取致能信号EN对应情形如图1所示。其中预充电信号PRE致能的时间点为T1，非致能的时间点为T4；而存取致能信号EN致能的时间点为T2，非致能时间点为T3。专利
技术实现思路
本专利技术提供一种存储器存取电路，提供预充电信号以及致能存取信号，用以存取存储器。本专利技术提供一种存储器存取电路，用以产生预充电信号以及存取致能信号。本专利技术的存储器存取电路包括有闩锁电路，输入端接收高电位的输入信号，当时钟信号触发时，闩锁电路根据输入信号的电平输出第一信号；反馈重置电路，耦接至闩锁电路，接收第一信号用以产生第二信号以及重置信号，其中闩锁电路接收重置信号并根据重置信号的电平重置第一信号；以及门锁存电路，耦接至闩锁电路以及反馈重置电路，用以根据第一信号以及第二信号产生预充电信号以及存取致能信号。本专利技术还提供一种存储器存取电路，用以产生预充电信号以及存取致能信号。本专利技术的存储器存取电路包括有闩锁电路，输入端接收高电位的输入信号，当时钟信号触发时，闩锁电路根据输入信号的电平输出第一信号；延迟电路，接收第一信号用以分别产生第二信号、第三信号以及第四信号；反馈重置电路，耦接至闩锁电路以及延迟电路，接收第一信号以及第四信号，用以产生重置信号；其中闩锁电路接收重置信号并根据重置信号的电平重置第一信号；以及门锁存电路，耦接至闩锁电路以及延迟电路，用以根据第一信号、第二信号、第三信号以及第四信号产生预充电信号以及存取致能信号。为了让本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举数较佳实施例，并配合所附图示，作详细说明如下。附图说明图1为用于产生静态随机存取存储器的预充电信号及存取致能信号的逻辑电路的区块图；图2为本专利技术一存储器存取电路的方块图；图3为图2存储器存取电路的信号时序图；图4为本专利技术另一存储器存取电路的方块图；以及图5为图4存储器存取电路的信号时序图。300、400～逻辑电路；314、324、328、512、514、516～延迟单元；302、402～闩锁电路；304、404～反馈重置电路； 306、408～门锁存电路；318、322、326、510～NAND门；406～延迟电路；以及522、524～OR门。具体实施例方式图2为本专利技术的存储器存取电路300的方块图。如图2所示存储器存取电路300包括闩锁电路302(例如D型触发器(D flip-flop))、反馈重置电路304，以与门锁存电路306。其中，闩锁电路302接收高电平的输入信号VDD，并依据时钟信号CLK的触发用以使得信号S2A维持VDD的高电平。另外，闩锁电路302还接收重置信号S2D，用以重置信号S2A。其中，当重置信号S2D为低电平时，闩锁电路302使得信号S2A重置为低电平。其中上述所述的重置信号S2D是利用将信号S2A输入至反馈重置电路304而产生。其过程如下所述。首先利用第一反向器312将信号S2A反转成信号S2B。之后利用第一延迟单元314以及第二反向器316使得信号S2B产生信号S2C。最后将信号S2A以及信号S2C经过第一NAND逻辑门318的逻辑运算后，即可产生输入至闩锁电路302的重置信号S2D。其中，第一延迟单元314使得信号S2B产生Td2的时间延迟。此外，如图2所示，信号S2A在输入至反馈重置电路304之前，可先经过第三反向器332以及第四反向器334，用以使得信号S2A产生些微的延迟后再输入至反馈重置电路304。如图2所示，门锁存电路306为交叉耦合的NAND逻辑电路。本专利技术的门锁存电路306包含有第二NAND门322、第三NAND门326、第二延迟单元324、第三延迟单元328、以及第五反向器330。其中第二NAND门使得信号S2A以及预充电信号PRE经过逻辑运算后产生信号S2E；利用第二延迟单元324使得信号S2E产生Td1的延迟而输出信号S2F；之后利用第五反向器330反向信号S2F用以输出存取存储器所需的致能存取信号EN。其中第三NAND门使得输出信号S2B以及致能存取信号EN经过逻辑运算后产生信号S2G；利用第三延迟单元328使得信号S2G产生Td1的延迟而输出存取存储器所需的预充电信号PRE。亦即，利用门锁存电路306，使得信号S2A以及信号S2B产生存取存储器电路所需的致能信号EN以及预充电信号PRE。图3为图2所示存储器存取电路300的信号时序图。如图3所示，假设输入信号维持在高电平VDD。当时钟信号CLK于时间点T1触发，闩锁电路302于时间点T1输出电压电平为VDD的信号S2A。经过延迟时间t后，于时间点T2产生信号S2A的反向信号S2B。之后信号S2B经过延迟时间Td2的延迟并反向后于时间点T3(T3＝T2+Td2)产生信号S2C。由于重置信号S2D是由信号S2A以及信号S2C经由NAND逻辑运算得到，而时间点T3的信号S2A以及信号S2C皆为高电平，因此重置信号S2D在时间点T3时为低电平。此时，如上所述，低电平的重置信号S2D会使得信号S2A于T4时间点产生下降缘(亦即信号S2A被重置)。由于信号S2A在时间点T4后为低电平，因此重置信号S2D亦在时间点T4后产生上升缘。因为信号S2B为信号S2A的反向，因此在经过延迟时间t后，信号S2B于时间点T5产生上升缘。由于信号S2C是由信号S2B以及信号S2F经过NAND逻辑运算后产生，而信号S2B在时间点T2～T5间皆为低电平，所以不论信号S2F电平为何，信号S2G会在时间点T2～T5间维持高电平。而预充电信号PRE为信号S2G经过延迟时间Td1的延迟后产生，假设时间点T6＝T2+Td1，则预充电信号PRE会在时间点T6转成高电平，并在时间点T6～T7维持高电平。由于信号S2E是由信号S2A以及预充电信号PRE经过NAND逻辑运算后产生，而信号S2A以及预充本文档来自技高网...

【技术保护点】
一种存储器存取电路，用以产生预充电信号以及存取致能信号，该存储器存取电路包括：闩锁电路，输入端接收高电位的输入信号，当时钟信号触发时，该闩锁电路根据该输入信号的电平输出第一信号；反馈重置电路，耦接至该闩锁电路，接收该第一信号用以产生第二信号以及重置信号，其中该闩锁电路接收该重置信号并根据该重置信号的电平重置该第一信号；以及门锁存电路，耦接至该闩锁电路以及该反馈重置电路，用以根据该第一信号以及该第二信号产生该预充电信号以及该存取致能信号。

【技术特征摘要】
1.一种存储器存取电路，用以产生预充电信号以及存取致能信号，该存储器存取电路包括闩锁电路，输入端接收高电位的输入信号，当时钟信号触发时，该闩锁电路根据该输入信号的电平输出第一信号；反馈重置电路，耦接至该闩锁电路，接收该第一信号用以产生第二信号以及重置信号，其中该闩锁电路接收该重置信号并根据该重置信号的电平重置该第一信号；以及门锁存电路，耦接至该闩锁电路以及该反馈重置电路，用以根据该第一信号以及该第二信号产生该预充电信号以及该存取致能信号。2.根据权利要求1所述的存储器存取电路，其中该反馈重置电路包括第一反向器用以反向该第一信号以产生该第二信号。3.根据权利要求2所述的逻辑电路，其中该反馈重置电路包括第一延迟单元连接至该第一反向器；第二反向器连接至该第一延迟单元；以及第一逻辑NAND门连接至该第二反向器；其中该第一延迟单元以及该第二反向器延迟并反向该第二信号为第三信号；其中该第一逻辑NAND门对该第一信号以及该第三信号执行逻辑NAND运算以产生该重置信号。4.根据权利要求3所述的逻辑电路，其中该第一延迟单元包含第一延迟时间，使得该第二信号延迟该第一延迟时间。5.根据权利要求1所述的逻辑电路，其中该存储器存取电路还包含第三反向器以及第四反向器串连至该闩锁电路的输出端，用以两次反向该第一信号。6.根据权利要求1所述的逻辑电路，其中该门锁存电路包括第二逻辑NAND门、第二延迟单元、第五反向器、第三逻辑NAND门以及第三延迟单元；其中该第二逻辑NAND门根据该第一信号以及该预充电信号产生第四信号；该第二延迟单元延迟该第四信号以产生该第五信号；该第五反向器反向该第五信号以产生该存取致能信号；其中该第三逻辑NAND根据该第二信号以及该第五信号产生第六信号；该第三延迟单元延迟该第六信号以产生该预充电信号。7.根据权利要求6所述的逻辑电路，其中该第二延迟单元以及该第三延迟单元包含有第二延迟时间。8.根据权利要求...

【专利技术属性】
技术研发人员：谢宜政，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]