一种多比特闪存及其错误检测和纠正的方法技术

本发明专利技术提供一种多比特闪存及其错误检测和纠正的方法，其中该多比特闪存包括由多个存储单元组成的存储单元阵列、读写控制模块和具有１位数据纠错功能的错误检测及纠正模块，其中：所述存储单元阵列用于存储第一数据及其对应的校验数据；所述存储单元的相邻存储状态之间的信息相异一位数据；所述错误检测及纠正模块用于从读写控制模块获取第一数据和对应的校验数据后，利用所述校验数据对第一数据进行错误检测及纠正后输出。本发明专利技术的方法和装置很好地解决了多比特闪存中存在的信号识别困难得问题，较好地保持多比特闪存数据的可靠性，从而提高存储器的密度和良率，节约成本。

【技术实现步骤摘要】

本专利技术涉及一种多比特闪存，特别是。
技术介绍
非易失存储器(NVM)器件通常为MOS管，该MOS管除了拥有一般的MOS管的源极、漏极和门极之外，还包括一个被绝缘体隔绝于其他部分的浮栅(FLOATING GATE)。在浮栅型存储器中，浮栅被用于存储电荷，在无电源供应的情况下仍然可以保持。在存储器按比例缩小和发展的过程中，数据存储的密度和每位成本是推动发展的主要因素。目前大多数存储单元都是双稳态的，即它们存放0或1。如果在一个单元中能够存放两个以上的状态，那么存储密度就会显著增加。多比特闪存能够在一个存储单元上保存多位数据，从而提高了器件的密度。而多比特闪存中存储的多位信息依靠参考电平或电流进行分辨得出，读取操作可以看成对单元产生的信号作模-数(A/D)转换。多比特闪存的操作必要条件是每个信息对应的电平分布足够好，即各个阈值电压分布之间要有一定间距，不发生重合，这样才能利用参考电平将各级别的信息区分开。然而，目前的制造工艺不可能达到每个存储单元完全一致的效果，一个芯片上各处的晶体管在同样偏置电压下的阈值Vth不尽相同，因为总会存在器件上的差异，经过统计可以得出在同样偏置电压下的阈值分布情况。阈值分布能代表整个存储器的不同的逻辑值，必须满足的最基本条件是两种状态的阈值分布可以区分，如图1所示，即两个阈值分布的主要区域存在差量ΔVth，这样才能通过参考电压来区分存储信息的状态。然而，分布出现尾长不可避免，如图2所示，阈值处于图中阴影部分的晶体管属于坏点，无法像处于主要分布区域(图2中曲线与坐标横轴所限定的区域中不包括阴影的部分)的晶体管那样根据参考电压正确地判断存储的信息。因此为了保证闪存产品的良率，必须采用一定的措施来修复多比特闪存中的坏点的读出数据。
技术实现思路
本专利技术的目的是提供，修复多比特闪存中的坏点的读出数据。为了实现上述目的，本专利技术提供了一种多比特闪存，包括由多个存储单元组成的存储单元阵列、读写控制模块和具有1位数据纠错功能的错误检测及纠正模块，其中所述存储单元阵列用于存储第一数据及其对应的校验数据；所述存储单元的相邻存储状态之间的信息相异一位数据；所述错误检测及纠正模块用于从读写控制模块获取第一数据和对应的校验数据后，利用所述校验数据对第一数据进行错误检测及纠正后输出。上述的多比特闪存，其中，所述存储单元的存储状态为格雷码所定义。上述的多比特闪存，其中，所述错误检测及纠正模块具体包括读出数据接收子模块，用于从读写控制模块接收第一数据和与第一数据相对应的第一校验数据；解码子模块，用于根据第一数据再次编码后所得到的新校验数据与第一校验数据获取伴随式，并将所述伴随式发送给纠错子模块；纠错子模块，用于根据伴随式判断第一数据是否出错，并在出错时，根据伴随式纠正所述第一数据中的错误后将正确数据发送到IO接口子模块，否则直接将所述第一数据发送到IO接口子模块；IO接口子模块，用于在接收到纠错子模块发送的数据后发送到外部；编码子模块，用于通过IO接口子模块接收到外部数据后，对数据进行编码后发送到读写控制模块。上述的多比特闪存，其中，所述读写控制模块包括电荷检测电路，用于根据流过参考单元的电流和流过存储单元的电流判断出存储单元的存储状态后，根据存储状态的定义输出对应的数据到错误检测及纠正模块。为了更好的实现上述目的，本专利技术还提供了一种多比特闪存，包括多个存储区域，每个所述存储区域均包括存储单元子阵列、读写控制模块和错误检测及纠正模块，其中由存储单元组成的存储单元子阵列用于存储第一数据及对应校验数据；所述存储单元的相邻存储状态之间的信息相异一位数据；所述错误检测及纠正模块用于从读写控制模块获取第一数据和对应的校验数据后，利用所述校验数据对第一数据进行错误检测及纠正后输出。上述的多比特闪存，其中，所述存储单元的存储状态为格雷码所定义。上述的多比特闪存，其中，所述错误检测及纠正模块具体包括读出数据接收子模块，用于从读写控制模块接收第一数据和与第一数据相对应的第一校验数据；解码子模块，用于根据第一数据再次编码后所得到的新校验数据与第一校验数据获取伴随式，并将所述伴随式发送给纠错子模块；纠错子模块，用于根据伴随式判断第一数据是否出错，并在出错时，根据伴随式纠正所述第一数据中的错误后将正确数据发送到IO接口子模块，否则直接将所述第一数据发送到IO接口子模块；IO接口子模块，用于在接收到纠错子模块发送的数据后发送到外部；编码子模块，用于通过IO接口子模块接收到外部数据后，对数据进行编码后发送到读写控制模块。上述的多比特闪存，其中，所述读写控制模块包括电荷检测电路，用于根据流过参考单元的电流和流过存储单元的电流判断出存储单元的存储状态后，根据存储状态的定义输出对应的数据到错误检测及纠正模块。为了更好的实现上述目的，本专利技术还提供了一种多比特闪存的错误检测和纠正的方法，多比特闪存包括用于存储第一数据及其对应的校验数据的存储单元，所述存储单元的相邻存储状态之间的信息相异一位数据，所述方法包括步骤A，从存储单元获取第一数据及对应的校验数据；步骤B，具有1位数据纠错功能的错误检测及纠正模块利用所述校验数据对第一数据进行错误检测及纠正后输出。上述的方法，其中，所述存储单元的存储状态为格雷码所定义。上述的方法，其中，所述步骤B具体包括步骤B1，接收第一数据和与第一数据相对应的第一校验数据；步骤B2，根据第一数据再次编码后所得到的新校验数据与第一校验数据获取伴随式；步骤B3，根据伴随式判断第一数据是否出错，并在出错时，根据伴随式纠正所述第一数据中的错误后将正确数据发送到外部，否则直接将所述第一数据发送外部。上述的方法，其中，所述步骤A具体为根据流过参考单元的电流和流过存储单元的电流判断出存储单元的存储状态后，根据存储状态的定义获取对应的数据。本专利技术的方法和装置，通过定义存储单元的相邻存储状态的信息相异一位数据后，利用ECC电路实现对错误数据的检测和纠正，很好地解决了多比特闪存中存在的信号识别困难得问题，较好地保持多比特闪存数据的可靠性，从而提高存储器的密度和良率，节约成本。附图说明图1为2比特闪存的理想阈值分布示意图；图2为闪存阈值分布出现尾长的示意图；图3为本专利技术的多比特闪存的结构示意图；图4为本专利技术的错误检测及纠正模块的结构示意图；图5为读写控制模块中的电荷检测电路的结构示意图；图6为本专利技术的分区域的闪存的结构示意图。具体实施例方式本专利技术的多比特闪存及其错误检测和纠正的方法中，多比特闪存存储单元的存储状态中，相邻状态只相异一位数据，同时，采用只能进行一位数据的纠错的ECC实现对存储数据的错误检测和纠正。在多比特闪存中，由于相邻状态的容限缩小，分布出现尾长不可避免，所以最容易出现相邻两种状态的信息的错误。对于多比特闪存，相邻状态信息发生错误时，很多时候需要纠正超过两比特的数据才能恢复正确的信息(如两比特的01和10，三比特闪存的011和100等)，而ECC电路无法实现对多位错位的纠正。如对于2比特闪存来讲，ECC电路虽然能检测到(01和10)出现了2位错，但ECC电路仅能纠正1位错误，所以整个数据还是无法恢复。因此，本专利技术的多比特闪存中，存储单元的相邻存储状态的数据只相异1位数据，通过这样的设置，即可采用ECC电路实现检测和纠本文档来自技高网...

【技术保护点】
一种多比特闪存，包括由多个存储单元组成的存储单元阵列和读写控制模块，其特征在于，还包括具有一位数据纠错功能的错误检测及纠正模块，其中：　　　　所述存储单元阵列用于存储第一数据及其对应的校验数据；　　　　所述存储单元的相邻存储状态之间的信息相异一位数据；　　　　所述错误检测及纠正模块用于从读写控制模块获取第一数据和对应的校验数据后，利用所述校验数据对第一数据进行错误检测及纠正后输出。

【技术特征摘要】
1.一种多比特闪存，包括由多个存储单元组成的存储单元阵列和读写控制模块，其特征在于，还包括具有一位数据纠错功能的错误检测及纠正模块，其中所述存储单元阵列用于存储第一数据及其对应的校验数据；所述存储单元的相邻存储状态之间的信息相异一位数据；所述错误检测及纠正模块用于从读写控制模块获取第一数据和对应的校验数据后，利用所述校验数据对第一数据进行错误检测及纠正后输出。2.根据权利要求1所述的多比特闪存，其特征在于，所述存储单元的存储状态为格雷码所定义。3.根据权利要求2所述的多比特闪存，其特征在于，所述错误检测及纠正模块具体包括读出数据接收子模块，用于从读写控制模块接收第一数据和与第一数据相对应的第一校验数据；解码子模块，用于根据第一数据获取新校验数据后，根据新校验数据与第一校验数据得到伴随式，并将所述伴随式发送给纠错子模块；纠错子模块，用于根据伴随式判断第一数据是否出错，并在出错时，根据伴随式纠正所述第一数据中的错误后将正确数据发送到IO接口子模块，否则直接将所述第一数据发送到IO接口子模块；IO接口子模块，用于在接收到纠错子模块发送的数据后发送到外部；编码子模块，用于通过IO接口子模块接收到外部数据后，对数据进行编码后发送到读写控制模块。4.根据权利要求2所述的多比特闪存，其特征在于，所述读写控制模块包括电荷检测电路，用于根据流过参考单元的电流和流过存储单元的电流判断出存储单元的存储状态后，根据存储状态的定义输出对应的数据到错误检测及纠正模块。5.一种多比特闪存，其特征在于，包括多个存储区域，每个所述存储区域均包括存储单元子阵列、读写控制模块和错误检测及纠正模块，其中由存储单元组成的存储单元子阵列用于存储第一数据及对应校验数据；所述存储单元的相邻存储状态之间的信息相异一位数据；所述错误检测及纠正模块用于从读写控制模块获取第一数据和对应的校验数据后，利用所述校验数据对第一数据进行错误检测及纠正后输出。6.根据权利要求5所述的多比特闪存，其特征在于，所述存储单元的存储状态为格雷码所定义。7.根据...

【专利技术属性】
技术研发人员：朱一明，
申请(专利权)人：北京芯技佳易微电子科技有限公司，
类型：发明
国别省市：11[中国|北京]