一种存储器检错纠错编码电路及利用其读写数据的方法技术

本发明专利技术为一种存储器检错和纠错编码电路及利用其读写数据的方法，其以Ｇ矩阵为逻辑核心，提出的从存储器读取数据的检错和纠错方法，其包含：解码过程和纠错过程；同时提出利用上述检错和纠错方法实现的写入数据的方法，其除了包括：解码过程和纠错过程外，还包括一编码过程；最后提出一存储器检错纠错和编码电路，用以实现上述两种方法，其包括：一解码器、一纠错电路、一编码器、一接口电路以及相应的数据传输线路；从而实现简化底层电路的布局布线，加快电路的运行速度、简化编码电路、提高编码率的目的。

【技术实现步骤摘要】

本专利技术涉及的是一种存储器件中ECC的实现方法，特别涉及的是从存储器中读数据检错和纠错的方法，以及利用上述方法实现的写入存储器数据的处理方法，最后是实现上述两种方法所对应的电路结构。
技术介绍
随着集成电路的发展，存储单元将占据绝大部分的芯片面积。存储性能对芯片的性能影响很大，因此需要保证存储数据百分之百的正确率。但是任何存储器都面临可靠性及成品率的挑战，比如信噪比随着集成密度的增加而减小；宇宙射线对存储单元造成的软错误；工艺的偏差和材料的缺陷导致存储器成品率降低等等。因此需要一种有效的方法解决这些问题。ECC(Error Checking and Correcting)是错误检查和纠正的含义。当存储单元发生一个数据错误，ECC电路就会发现并定位这个错误，然后进行相应的纠错。其不仅简单的用来纠正由射线引起的软失效和制造过程中产生的硬错误，也用来纠正其它形式的错误。比如环境恶化(电压波动，温度升高)引起数据错误；工艺扰动引起参数变化，导致读写失败；其它一些随机错误等。现有的ECC方法大多数不对G矩阵做优化，不对冗余数据作简化处理，当工艺尺寸越来越小时，这种不经过上层预处理的ECC电路产生的“副作用”就突显出来——电路复杂庞大，连线占用面积太大；冗余比特占用过多的存储器容量，从而导致电路延时大，影响速度。芯片的集成度越来越高，存储器模块的面积越来越大，ECC面临着如何提高编码率使得校验位少占用存储器容量、器件尺寸达到深亚微米时如何简化外围逻辑电路、加快电路速度等挑战。为解决上述存在的缺陷，本专利技术的创作人员经过长期的研究和试验终于获得的本专利技术所公开的技术方案。
技术实现思路
本专利技术的目的在于，提供，从而实现简化底层电路的布局布线，加快电路的运行速度、编码电路简化程度明显、编码率大大提高。为实现上述目的，本专利技术采用的技术方案在于，首先提供一种从存储器读数据的错误检查和纠错方法，其包括的步骤为步骤a1解码过程，其中所述的解码过程包括的步骤为步骤a11从存储单元中取出数据位和校验位，根据H矩阵算出伴随式，所述的H矩阵为G矩阵和单位矩阵组成，所述数据位的位数与G矩阵的列数相对应，校验位的位数与单位阵的列数相对应，其中G矩阵分为上下两部分，其中一个部分隔四位重复一列的相关性特征，相邻位相关性特征不一样；另一个部分每四个相邻位为一组，具有相同的相关性特征，但每组之间相关性特征不同，伴随式为每一数据位和校验位在H矩阵中具有相关性的数据进行异或的值；步骤a12取出的数据位和校验位根据G矩阵相关性特征，通过地址信息的控制，从每四列中取出需要纠错的1位数据，将该数据和校验位以及所述伴随式一起进入到纠错过程；步骤a2纠错过程，其包括的步骤为步骤a21根据伴随式找出从存储器中读出的数据位中抽取的数据和校验位中的出错位，并纠正该出错位的逻辑值，获得正确的校验位和数据位；步骤a22输出正确数据位及校验位；其次提供一种向存储器写入数据的方法，其利用了上述从存储器读数据的错误检查和纠错方法实现的，其包括的步骤为步骤b1解码过程，其中所述的解码过程包括的步骤为步骤b11从存储单元中取出数据位和校验位，根据H矩阵算出伴随式，所述的H矩阵为G矩阵和单位矩阵组成，所述数据位的位数与G矩阵的列数相对应，校验位的位数与单位阵的位数相对应，其中G矩阵分为上下两部分，其中一个部分隔四位重复一列的相关性特征，相邻位相关性特征不一样；另一个部分每四个相邻位为一组，具有相同的相关性特征，但每组之间相关性特征不同；步骤b12取出的数据位和校验位送给接口电路，通过地址信息的控制，从每四位数据中取出相应的1位数据，将该数据和校验位一起进入到纠错过程； 步骤b2纠错过程，其包括的步骤为步骤b21根据伴随式找出从存储器中读出的数据位中抽取的数据和校验位中的出错位，并纠正该出错位的值，获得校正后的校验位和数据位；步骤b22输出校正后的校验位和数据位；步骤b3编码过程，其中所述的解码过程包括的步骤为步骤b31用输入的数据和上述步骤b22输出校正后的数据位进行异或，得到新的数据的逻辑值；再根据G矩阵中相关性特征，通过地址信息的控制把具有相关性的数据的逻辑值与原校验位异或，产生新校验位，输出送给存储器；步骤b32根据地址信息，将原从存储器中读取的数据位相应位替换成输入的数据位，产生新的数据存入存储器中；最后提供了一种存储器错误检查和纠错编码电路，其包括一解码器，其与存储器相连接将数据矩阵和校验位的单位矩阵中具有相关性的数据和校验位挑选出来，再将它们进行异或，得到伴随式；一纠错电路，根据伴随式对从存储器中取出数据的错误位定位，并翻转其逻辑值，获得纠错后正确的数据；一编码器，其与所述的存储器相连以及纠错电路相连接，把输入的数据和从存储器中取出并经过纠错的数据进行异或，得到新的数据的逻辑值；再根据所述G矩阵中相关性特征，通过地址信息的控制把具有相关性的数据的逻辑值与原校验位异或，产生新校验位，输出送给存储器；一接口电路，其与所述的存储器相连以及纠错电路相连接，具有复数个多路选择器，获得在存储器中存储的数据位，并按确定位数根据地址信息提取确定位数数据给纠错电路，同时获得在存储器件中取出的校验位并传给纠错电路；还包括复数个传输门以及根据地址信息选择原确定位数中的一位被输入数据替换，并存入存储器；较佳的，所述的解码器包括由异或门组成的异或逻辑树以及异或对比电路，经过异或逻辑树生成的结果和相关联的校验位分别输入至异或对比电路进行异或，从异或对比电路输出所述伴随式。较佳的，所述的纠错电路其包括一多路选择器、复数个拼接电路，以及与所述的拼接电路等量的纠错模块，所述的多路选择器的输出端分别与复数个拼接电路相连，所述的每一个拼接电路分别与一纠错模块相连； 较佳的，所述的编码器其包括复数个异或逻辑电路以及复数个选择控制电路，其中一异或逻辑电路的输出端分别与每一个选择控制电路相连，所述的选择控制电路分别与一1位异或逻辑电路相连；较佳的，所述的接口电路中抽取纠错数据位的抽取电路包括复数个多路选择器，每一个多路选择器的输入端分别获取取出的数据位以及地址位信号，输出的是抽取的数据；较佳的，所述的接口电路中替换输入数据位的放回电路包括复数个传输电路，每一个传输电路分别获取取出的数据位、输入的数据位以及地址位信号，输出为经替换的新数据；较佳的，所述的选择控制电路为两类，至少两组第一种所述的选择控制电路是由一异或逻辑电路与一多路选择器连接而成，所述的多路选择器与一地址信号选择电路相连；另一种所述的选择控制电路是由一异或逻辑电路和一与门逻辑电路连接而成。附图说明图1为本专利技术从存储器读数据的错误检查和纠错方法的步骤流程图；图2为本专利技术以4输入数据为例的H矩阵的结构示意图；图3为本专利技术向存储器写入数据的方法的步骤流程图；图4为本专利技术存储器错误检查纠错编码电路的结构示意图；图5为本专利技术存储器错误检查纠错编码电路中解码电路结构示意图；图6为本专利技术存储器错误检查纠错编码电路中纠错电路结构示意图；图7为本专利技术存储器错误检查纠错编码电路中编码器结构示意图；图8A、图8B为本专利技术第一种选择控制电路的结构示意图；图9A至9C为本专利技术第二种选择控制电路的结构示意图；图10为本专利技术接口电路中提取纠错数据位的功能结构示意图；本文档来自技高网...

【技术保护点】
一种从存储器读数据的错误检查和纠错方法，其特征在于，其包括的步骤为：　　　　步骤ａ１：解码过程，其中所述的解码过程包括的步骤为：　　　　步骤ａ１１：从存储单元中取出数据位和校验位，根据Ｈ矩阵算出伴随式，所述的Ｈ矩阵为Ｇ矩阵和单位矩阵组成，所述数据位的位数与Ｇ矩阵的列数相对应，校验位的位数与单位阵的列数相对应，其中Ｇ矩阵分为上下两部分，其中一个部分隔四位重复一列的相关性特征，相邻位相关性特征不一样；另一个部分每四个相邻位为一组，具有相同的相关性特征，但每组之间相关性特征不同，伴随式为每一数据位和校验位在Ｈ矩阵中具有相关性的数据进行异或的值；　　　　步骤ａ１２：取出的数据位和校验位根据Ｇ矩阵相关性特征，通过地址信息的控制，从每四列中取出需要纠错的１位数据，将该数据和校验位以及所述伴随式一起进入到纠错过程；　　　　步骤ａ２：纠错过程，其包括的步骤为：　　　　步骤ａ２１：根据伴随式找出从存储器中读出的从数据位中抽取的数据和校验位中的出错位，并纠错该出错位的逻辑值，获得正确的校验位和数据位；　　　　步骤ａ２２：输出正确数据位及校验位。

【技术特征摘要】
1.一种从存储器读数据的错误检查和纠错方法，其特征在于，其包括的步骤为步骤a1解码过程，其中所述的解码过程包括的步骤为步骤a11从存储单元中取出数据位和校验位，根据H矩阵算出伴随式，所述的H矩阵为G矩阵和单位矩阵组成，所述数据位的位数与G矩阵的列数相对应，校验位的位数与单位阵的列数相对应，其中G矩阵分为上下两部分，其中一个部分隔四位重复一列的相关性特征，相邻位相关性特征不一样；另一个部分每四个相邻位为一组，具有相同的相关性特征，但每组之间相关性特征不同，伴随式为每一数据位和校验位在H矩阵中具有相关性的数据进行异或的值；步骤a12取出的数据位和校验位根据G矩阵相关性特征，通过地址信息的控制，从每四列中取出需要纠错的1位数据，将该数据和校验位以及所述伴随式一起进入到纠错过程；步骤a2纠错过程，其包括的步骤为步骤a21根据伴随式找出从存储器中读出的从数据位中抽取的数据和校验位中的出错位，并纠错该出错位的逻辑值，获得正确的校验位和数据位；步骤a22输出正确数据位及校验位。2.一种向存储器写入数据的方法，其利用了上述从存储器读数据的错误检查和纠错方法实现的，其特征在于，其包括的步骤为步骤b1解码过程，其中所述的解码过程包括的步骤为步骤b11从存储单元中取出数据位和校验位，根据H矩阵算出伴随式，所述的H矩阵为G矩阵和单位矩阵组成，所述数据位的位数与G矩阵的列数相对应，校验位的位数与单位阵的位数相对应，其中G矩阵分为上下两部分，其中一个部分隔四位重复一列的相关性特征，相邻位相关性特征不一样；另一个部分每四个相邻位为一组，具有相同的相关性特征，但每组之间相关性特征不同；步骤b12取出的数据位和校验位送给接口电路，通过地址信息的控制，从每四位数据中取出相应的1位数据，将该数据和校验位一起进入到纠错过程；步骤b2纠错过程，其包括的步骤为步骤b21根据伴随式找出从存储器中读出的数据位中抽取的数据和校验位中的出错位，并纠错该出错位的值，获得校正后的校验位和数据位；步骤b22输出校正后的校验位和数据位；步骤b3编码过程，其中所述的解码过程包括的步骤为步骤b31用输入的数据和上述步骤b22输出校正后的数据位进行异或，得到新的数据的逻辑值；再根据G矩阵中相关性特征，通过地址信息的控制把具有相关性的数据的逻辑值与原校验位异或，产生新校验位，输出送给存储器；步骤b32根据地址信息，将原从存储器中读取的数据位相应位替换成输入的数据位，产生新的数据存入存储器中。3.一种存储器错误检查和纠错编码电路，其特征在于，其包括一解码器，其与...

【专利技术属性】
技术研发人员：朱一明，苏如伟，
申请(专利权)人：北京芯技佳易微电子科技有限公司，
类型：发明
国别省市：11[中国|北京]