半导体存储装置制造方法及图纸

减少总备用部件数，提高冗余电路的面积效率而不降低ＤＲＡＭ中不合格存储单元的补救效率。具备：分别设置在把存储单元阵列分割成多个构成的多个标准存储体内的第１备用部件；设置在与标准存储体不同的备用存储体内的第２备用部件；选择驱动第１备用部件的多个第１备用译码器；选择驱动第２备用部件的第２备用译码器；把第２备用部件选择性地分配给多个标准存储体内的任意存储体的置换控制电路。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储装置，特别是涉及具备进行不合格存储单元的补救的冗余电路的多存储体构成的半导体装置。
技术介绍
在半导体存储装置中，为了提高产品的成品率，在用存储单元阵列的测试，在一部分的存储单元中检测出缺陷的情况下，采用使缺陷单元与冗余单元进行置换加以进行补救的系统。现在通常使用的冗余系统采用以含有缺陷单元的一行或多行的单元阵列作为单位，用与之大小相同的备用部件进行置换(单元阵列单位的置换)的方式。含有缺陷单元的单元阵列单位的地址信息，用使用熔丝的非易失性的存储器件进行存储。由于地址信息用多位构成，故使用含有与之对应的多条熔丝的熔丝组。该熔丝组，通常，与备用部件1对1地对应，在芯片内设有与备用部件同数的熔丝组。因此，在使用备用部件的情况下，根据地址信息切断与之对应的熔丝组内的熔丝。如上所述，由于冗余系统需要备用部件和熔丝组等的冗余电路，故将增大存储器芯片的面积。由于能补救的缺陷的个数和冗余电路的面积具有相互妥协的关系，故人们提出了种种提高面积效率的冗余系统。例如，有Kirihata等人所提出的灵活的冗余系统(参看”Fault-Torerant Design for 256Mb DRAM”(IEEE JOURNAL ofSOLID-STATE CIRCUITS，VOL.31，NO.4，April 1996))。由于该方式的一个备用部件覆盖宽广的单元阵列区域，故即便是缺陷单元不均衡地集中于芯片的一部分内存在的情况下，也可以和缺陷均等地分散于单元阵列内同样地进行补救。因此，可以削减备用部件个数，提高冗余电路的面积效率，在已经判明每个芯片的缺陷个数的情况下，或在可以预测的情况下是有效的。另一方面，近些年来，已开发了把存储单元阵列分割成多个的存储器芯片。例如，有在芯片内部具有多个存储体，且可以使这些存储体同时被激活的存储器芯片。由于这样的存储器芯片，不可能超越存储体使用那些用来以行单位对不合格存储单元进行补救的行备用部件，故产生了不得不对每个存储体准备备用部件的制约。因此，存储体的个数越多，芯片内的存储单元阵列的分割数就要增加，一个备用部件所能够覆盖的单元阵列区域就变得越窄。而且，在给每个存储体配置备用部件的情况下，随着存储器容量的增大，存储单元的缺陷不均衡地发生的概率相当高，故为了确保高的成品率，不可避免地要增加在各个存储体中所含的备用部件的个数，作为结果，将引起芯片面积的激增。即，如上所述，在备用部件只能覆盖狭窄的范围的情况下，为了使得即便是在缺陷不均衡地集中于存储单元阵列的一部分内的情况下也可以对缺陷单元进行补救，就必须在每一个狭窄的单元阵列区域内设置备用部件。作为芯片整体来看，由于结果就变成为要在芯片中组装进大幅度地超过了每一个芯片的平均缺陷个数的备用部件个数，故将使面积效率恶化。此外，在使备用部件和熔丝组1对1地对应的现有方式中，随着备用部件个数的增加，熔丝组的个数也将增加。但是，一般说，由于熔丝组比起备用部件来需要更大的面积，故冗余电路的面积效率大大地降低。对于这样的事态，有这样的手法把超过了存储单元全体的缺陷设想个数的熔丝组的个数，抑制得比总的备用部件的个数少。作为其具体例，采用使与各个存储体内的多个备用行译码器的对应信息关系含于各个熔丝组内的办法，使得没有必要再使各个熔丝组与备用部件1对1地对应。就是说，在现有的DRAM内，有这样的构成把单元阵列全体分割成16个存储体，为应付不合格不均衡地存在的情况，在各个存储体内设置8个备用部件，在把整个单元阵列中的平均缺陷个数设想为约20个的情况下，借助于比总备用部件个数128还少的28个熔丝组，使得无论是在不合格均一地分散的情况下还是不均衡地存在的情况下都可以对付。但是，由于具有总数128个备用部件，故不能说备用部件的面积效率是高的。然而，虽然具有与存储器容量的增大成比例，存储体个数也增加的倾向，但今后，倾向是存储体个数的增加的必要性不一定增大，与存储器容量的增大比较起来存储体个数的增加率钝化。对此，由于在位线长度和字线长度上存在着上限，故构成存储体的子阵列在其大小上存在着上限，其个数有增加的倾向。与这样的倾向相对应，结果就变成为采用这样的构成存在着虽然在某一存储体被激活时属于该存储体但却处于非激活状态的子阵列。但是，在虽然属于同一存储体却存在着激活状态的子阵列和非激活状态的子阵列的这样构成的半导体存储器中，若在每一个子阵列中都配置多个备用部件，则存在着招致芯片面积激增的问题。另一方面，由于随着器件的微细化，缺陷并不是也将微细化，故在缺陷之中，宽度(面积)相对地变大，发生了不得不消费多个备用部件的情况。但是，在把熔丝组的个数抑制得比总备用部件的个数少的方式中，由于如果消费多个备用部件，当然地也要消费同数量的熔丝组，故结果就变成为较少的熔丝组的一方所受到的由比备用部件的面积还大的缺陷所产生的损害大。图21总结归纳示出了由在一个存储体内可以发生的缺陷所产生的不合格例A、B。不合格例A示出了为了对具有2条字线那么大的量的面积的宽广的缺陷进行补救，使用一个备用部件的情况。在这种情况下，使用1个熔丝组。不合格例B，示出了为了对具有2条字线那么大的量的面积的宽广的缺陷进行补救，不得已使用2个备用部件的情况。在这种情况下，使用2个熔丝组。随着器件的微细化的进步，不合格例B也增加了起来。在极端的情况下，如果设所设想的20个的缺陷中的任何一个都跨越置换单位的边界，则虽然备用部件的个数变得不足的概率会更低，但结果将变成为熔丝组的一方确实地不足。于是，在与缺陷的面积比起来图形的微细化提高得更快的情况下，就要面对这样的状态尽管想减少占有面积大的熔丝组但却不能减少。
技术实现思路
如上所述，现有的多存储体构成的DRAM，存在着备用部件个数的增加使面积效率降低的问题。此外，即便是在各个存储体分别由多个子阵列构成的现有的多存储体构成的DRAM中，由于为应付不合格不均衡地存在的情况而在各个存储体的每个子阵列中具有独立的备用部件，故存在着备用部件的个数的增加使面积效率降低的问题。此外，现有的多存储体构成的DRAM，若随着器件的微细化的进步，缺陷跨越作为置换单位的备用部件的边界的状况增加起来的话，则存在着备用部件不足的问题。本专利技术就是为解决上述这些问题而专利技术的，目的是提供这样的半导体存储装置即便是在使与存储单元阵列的近年来的细分化的多个单位分别对应地设置的备用部件个数减少的情况下，也可以应付在整个单元阵列中缺陷不均衡地存在的情况，且可以在维持补救率和补救自由度的同时，对使总备用部件个数减少，提高芯片上的冗余电路的面积效率作出贡献。此外，本专利技术的另外一个目的是提供这样的半导体存储装置使得可以用一个熔丝组担当多个备用部件的置换，可以抑制在应付面积大的缺陷时的熔丝组的消费，可以得到高的合格品率而不增加占有面积大的熔丝组。本专利技术的第1半导体存储装置，其特征是具备与存储单元阵列单位对应地设置的第1冗余单元阵列单位；第2冗余单元阵列单位；把上述第2冗余单元阵列单位选择性地分配给多个上述存储单元阵列单位内的任意单位的装置。本专利技术的第2半导体存储装置，其特征是具备把存储单元阵列分割成多个构成的多个标准存储体；在为置换上述存储单元阵列的不合格存储单元而设置的一个备用存储体中汇总地配置的第1本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征是具备：把存储单元阵列分割成多个而成的多个存储体；分别设置在上述多个存储体内，与不合格存储单元进行置换的多个备用部件；与上述多个存储体对应地设置，用输入地址进行上述存储体的行选择的多个标准译码器；与上述多个存储体对应地设置，对应地驱动上述多个备用部件的多个备用译码器；选择指定上述多个存储体的多条存储体选择线；用来选择控制上述存储体中的上述标准译码器的标准译码器控制线；用来选择控制上述存储体中的上述备用译码器的备用译码器控制线；择一性地指定上述各存储体中的多个上述备用译码器的多条备用译码器选择线；存储电路，该存储电路预先存储好一个或多个不合格存储单元的地址和与上述不合格存储单元的地址１对１地对应的上述备用译码器之间的关系信息，对输入地址和所存储的上述一个或多个不合格存储单元的地址进行比较，与一致检测时／不一致检测时对应地输出使上述备用译码器控制线激活／非激活的信号，在一致检测时，根据所存储的上述不合格存储单元的地址与备用译码器之间的关系信息，输出使上述多个备用译码器选择线选择性地激活的信号；其中，上述存储电路具备：存储一个或多个上述不合格存储单元的地址的第１存储装置；对上述第１存储装置的信息和输入地址进行比较的比较电路；根据由上述比较电路得到的一致检测时的输出，输出使上述备用译码器控制线激活的信号的第１输出电路；存储上述多个备用译码器与上述不合格存储单元的地址之间的１对１的对应关系信息的第２存储装置；在使上述备用译码器控制线激活时，根据在上述第２存储装置的信息和在置换中使用的地址的至少是最低位位信号，输出使上述多条备用译码器选择线选择性地激活的信号的第２输出电路；其中，上述第１存储装置所存储的多个不合格存储单元的地址，定为仅仅在置换中使用的地址的最低位或由上述最低位与其高位的１位构成的仅仅２位不同的２种到４种的地址，在上述第２输出电路的输入中，含有上述１位或上述２位的地址位；上述第１存储装置，具备与切断／非切断状态对应起来存储在上述不合格存储单元的置换中使用的地址的最低位位信号、其反转信号和比上述最低位处于高位的各个位数据的多个第１熔丝器件，上述第２存储装置，具备与切断／非切断状态对应起来存储表示与上述多个备用译码器之间的对应关系的编码数据中的上述最低位以外的各个位数据的第２熔丝器件，上述第１输出电路具备：对在上述置换中使用的地址的最低位位信号及其反转信号和与之对应的上述第１存储装置的存...

【技术特征摘要】
JP 1999-3-19 075065/1999;JP 2000-1-7 001833/2000;J1.一种半导体存储装置，其特征是具备把存储单元阵列分割成多个而成的多个存储体；分别设置在上述多个存储体内，与不合格存储单元进行置换的多个备用部件；与上述多个存储体对应地设置，用输入地址进行上述存储体的行选择的多个标准译码器；与上述多个存储体对应地设置，对应地驱动上述多个备用部件的多个备用译码器；选择指定上述多个存储体的多条存储体选择线；用来选择控制上述存储体中的上述标准译码器的标准译码器控制线；用来选择控制上述存储体中的上述备用译码器的备用译码器控制线；择一性地指定上述各存储体中的多个上述备用译码器的多条备用译码器选择线；存储电路，该存储电路预先存储好一个或多个不合格存储单元的地址和与上述不合格存储单元的地址1对1地对应的上述备用译码器之间的关系信息，对输入地址和所存储的上述一个或多个不合格存储单元的地址进行比较，与一致检测时/不一致检测时对应地输出使上述备用译码器控制线激活/非激活的信号，在一致检测时，根据所存储的上述不合格存储单元的地址与备用译码器之间的关系信息，输出使上述多个备用译码器选择线选择性地激活的信号；其中，上述存储电路具备存储一个或多个上述不合格存储单元的地址的第1存储装置；对上述第1存储装置的信息和输入地址进行比较的比较电路；根据由上述比较电路得到的一致检测时的输出，输出使上述备用译码器控制线激活的信号的第1输出电路；存储上述多个备用译码器与上述不合格存储单元的地址之间的1对1的对应关系信息的第2存储装置；在使上述备用译码器控制线激活时，根据在上述第2存储装置的信息和在置换中使用的地址的至少是最低位位信号，输出使上述多条备用译码器选择线选择性地激活的信号的第2输出电路；其中，上述第1存储装置所存储的多个不合格存储单元的地址，定为仅仅在置换中使用的地址的最低位或由上述最低位与其高位的1位构成的仅仅2位不同的2种到4种的地址，在上述第2输出电路的输入中，含有上述1位或上述2位的地址位；上述第1存储装置，具备与切断/非切断状态对应起来存储在上述不合格存储单元的置换中使用的地址的最低位位信号、其反转信号和比上述最低位处于高位的各个位数据的多个第1熔丝器件，上述第2存储装置，具备与切断/非切断状态对应起来存储表示与上述多个备用译码器之间的对应关系的编码数据中的上述最低位以外的各个位数据的第2熔丝器件，上述第1输出电路具备对在上述置换中使用的地址的最低位位信号及其反转信号和与之对应的上述第1存储装置的存储数据进行比较的第1比较电路；对比上述地址的最低位处于高位的各个位数据和与之对应的上述第1存储装置的存储数据进行比较的第2比较电路；进行上述第1比较电路的比较输出和第2比较电路的比较输出的逻辑处理，输出使上述备用译码器控制线激活的信号的第1与门电路，上述第2输出电路，是输入上述地址的最低位位数据和上述第2存储装置的存储数据，并对之进行译码，使上述多条备用译码器选择线选择性地激活的译码器。2.一种半导体存储装置，其特征是具备把存储单元阵列分割成多个而成的多个存储体；分别设置在上述多个存储体内，与不合格存储单元进行置换的多个备用部件；与上述多个存储体对应地设置，用输入地址进行上述存储体的行选择的多个标准译码器；与上述多个存储体对应地设置，对应地驱动上述多个备用部件的多个备用译码器；选择指定上述多个存储体的多条存储体选择线；用来选择控制上述存储体中的上述标准译码器的标准译码器控制线；用来选择控制上述存储体中的上述备用译码器的备用译码器控制线；择一性地指定上述各存储体中的多个上述备用译码器的多条备用译码器选择线；存储电路，该存储电路预先存储好一个或多个不合格存储单元的地址和与上述不合格存储单元的地址1对1地对应的上述备用译码器之间的关系信息，对输入地址和所存储的上述一个或多个不合格存储单元的地址进行比较，与一致检测时/不一致检测时对应地输出使上述备用译码器控制线激活/非激活的信号，在一致检测时，根据所存储的上述不合格存储单元的地址与备用译码器之间的关系信息，输出使上述多个备用译码器选择线选择性地激活的信号；其中，上述存储电路具备存储一个或多个上述不合格存储单元的地址的第1存储装置；对上述第1存储装置的信息和输入地址进行比较的比较电路；根据由上述比较电路得到的一致检测时的输出，输出使上述备用译码器控制线激活的信号的第1输出电路；存储上述多个备用译码器...

【专利技术属性】
技术研发人员：向井秀夫，中川薰，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]