非易失性半导体存储器件制造技术

本发明专利技术涉及一种非易失性半导体存储器件。根据本发明专利技术的非易失性半导体存储器件设有多个场效应晶体管型的存储单元、源极偏置控制电路和漏极偏置控制电路。在写操作的时候，该源极偏置控制电路可变地设置源极线的电位，该源极线共同地连接到多个存储单元的源极。在写操作的时候，漏极偏置控制电路可根据源极线的电位，可变地设置多个存储单元的漏极的电位。

【技术实现步骤摘要】

本专利技术涉及一种非易失性半导体存储器件。更具体地，本专利技术涉 及一种具有场效应晶体管型存储单元的非易失性半导体存储器件。
技术介绍
在闪存存储器中，在一个扇区中包括的存储单元组上共同地执行 擦除。但是，由于该扇区中包括的存储单元组的擦除特性的变化，可能存在阈值电压(下面，称为Vtm)为OV或更低的存储单元或单 元(数位线)，或当关注任意单个数位线时，由于擦除操作，偏置电 流流过该存储单元或单元(即，存储单元达到耗尽电平)。然后，当 使用隧道热电子(CHE)方法执行下一个写周期时，预定的写电位被 施加到该存储单元组的漏极。此时，即使处于耗尽电平的存储单元或 数位线没有被选择(即，控制栅电位等于地电平)，则截止-漏 (off-leakage)电流也流过该存储单元。如果截止-漏电流从未选择的存 储单元流到位线，那么没有足够的写电流流过将被写入的所选存储单 元或单元，因此使闪存存储器的写性能退化。作为克服如上所述的这种问题措施之一，源极偏置写入己被投入实际使用。根据该源极偏置写入，在写操作中向共同连接到一组 存储单元的公共源极线施加预定的正电位。结果，由于衬底效应，阈值电压Vtm上升，以及流过未选择存储单元或单元的截止-漏电流被抑制。作为与源极电位控制有关的常规技术，巳知国际专利申请号 2003-507834的国家公开和日本专利特开号2000-276882中描述的技术。 根据国际专利申请号2003-507834的国家公开中描述的闪存存储器件，在公共源极线和地之间连接了电阻器的阵列。在写入存储单元的时候，选择电阻值且源极电位上升。根据日本专利特开号2000-276882中描述 的非易失性半导体存储器件，在读取存储器单元的时候，预定偏压被 施加到公共源极线。本专利技术的专利技术人最先关注以下方面。亦即，当存储单元的写入-擦 除周期被重复时，处于耗尽电平的存储单元或单元的阈值电压可能进 一步降低。此时，为了减弱阈值电压的影响，可以进一步增加源极偏 压中的源极电位。但是，如果源极电压超出一定的电平，那么它不再 可以保证存储单元或单元的足够漏-源电压Vds。结果，没有希望的写电 流流过将被写入的所选的存储单元或单元。这导致写特性的显著退化 或不能写入。
技术实现思路
在一个实施例中，根据本专利技术的非易失性半导体存储器件(1)设 有多个场效应晶体管型的存储单元(2)、源极偏置控制电路(10)以 及漏极偏置控制电路(20)。在写操作的时候，该源极偏置控制电路(10)可变地设置源极线(3)的电位(VCS),该源极线(3)被共同 地连接到多个存储单元(2)的源极。在写操作的时候，根据源极线(3) 的电位(VCS)，该漏极偏置控制电路(20)可变地设置多个存储单元(2)的电位(VD)。以此方式，根据本专利技术的非易失性半导体存储器件(1)，适合于 源极线(3)的电位(VCS)的电位(VD)被施加到多个存储单元(2) 的漏极。漏极电位(VD)也随源极电位(VCS)上升而上升。附图说明图l图示了根据本专利技术第一实施例的非易失性半导体存储器件的 结构的框图2是图解视图，示意地图示了本专利技术的原理；图3图示了根据本专利技术第二实施例的非易失性半导体存储器件的 结构的电路图4图示了根据第二实施例的非易失性半导体存储器件的写操作 的时序图5图示了根据本专利技术第三实施例的非易失性半导体存储器件的 结构的电路图。具体实施例方式现在，将通过参考附图说明根据本专利技术实施例的非易失性半导体 存储器件。根据本实施例的非易失性半导体存储器件是，例如，NOR-型闪存存储器。l.第一实施例图l示出了根据本专利技术第一实施例的非易失性半导体存储器l的结 构。非易失性半导体存储器件I设有扇区IOO、 Y选择器llO、写电路120 和读出放大器130。扇区100是其上执行共同擦除的单元块，且具有多 个存储单元2。每个存储单元2是场效应晶体管型非易失性存储器单元。 例如，存储单元2是具有浮置栅和控制栅的叠栅型或分裂栅(split-gate) 型存储单元。另外，存储单元2可以是具有0N0膜作为电荷存储膜的 MONOS。这些存储单元2的源极被共同地连接到源极线3。此外，多个 存储单元2的漏极通过Y选择器I10连接到写电路120和读出放大器130。由于擦除操作，如果任意存储单元2处于耗尽电平，那么截止-漏 电流流动。具体地，耗尽电平是小于OV的存储单元阈值电压。这意味 着存储单元的阈值电压变为耗尽电平，当所选存储单元处于写模式时， 截止-漏电流经由非选择存储单元流动。为了抑制截止-漏电流，采用源 极偏置写入。因此，非易失性半导体存储器件l设有用于控制源极线 3的电位VCS的源极偏置控制电路10。在写操作的时候，源极偏置控制 电路10将源极电位VCS设为正电平。结果，由于相关的衬底效应，阈值 电压Vtm上升，因此抑制了截止-漏电流。当存储单元2的写入一擦除周期被重复时，存储单元的电流特性退 化且实质的阈值电压Vtm进一步降低。结果，在某些情况下，偏置电流 增加。由此，源极偏置控制电路10进一步增加了源极电位VCS。优选， 流过源极线3的电流应该被探测到，以及源极电位VCS应该根据该电流 总量被可变地控制。更具体地说，流过源极线3的电流量越大，则源极 偏置控制电路10将源极电位VCS设置得越高。VCS必须响应于每个写入 -擦除周期而被设置，以适合电流变化。但是，如果源极电位VCS超过某一电平，那么它不再可能保证存 储单元2处的足够的漏-源电压Vds (它称作写电压)。这导致写性能的 退化。由此，根据本实施例的写电路120设有漏极偏置控制电路20，用 于控制存储单元2的漏极电位VD。漏极偏置控制电路20可以根据源极电 位VCS可变地设置漏极电位VD。更具体地说，源极电位VCS上升越高， 漏极偏置控制电路20将漏极电位VD设置得越高。如上所述，漏极偏置 控制电路和源极偏置控制电路彼此相关，所述电路被称作数据写电路。图2示意地图示了本实施例的原理。源极偏置控制电路10探测流过 源极线3的总电流，并根据该总电流决定源极电位VCS。更具体地说， 总电流值越大，那么源极偏置控制电路10将源极电位VCS设置得越高。 此外，源极电位VCS越高，那么漏极偏置控制电路20将漏极电位VD设 置得越高。结果，如图2所示，可以保证足够的漏-源电压Vds。因此， 希望的写电流流过将被写入的所选存储单元，由此防止写故障。2.第二实施例图3图示了根据本专利技术第二实施例的非易失性半导体存储器件1的 结构的电路图。图3仅仅图示了本专利技术的相关部分，以及从该例图排除 了图1中所示的Y选择器110、写电路120、读出放大器130等等。在图3中，示出了两个存储单元2-i和2-j作为代表性例子。字线Wi和Wj分别被连接到存储单元2-i和2-j的控制栅。此外，源极线3被共同 地连接到存储单元2-i和2-j的源极。源极线3被连接到节点N1，而存储 单元2-i和2-j的漏极被连接到节点N2 。源极偏置控制电路10是用来设置节点N1的电位的电路，即，设置 源极线3的电位VCS。为了抑制写操作时的截止-漏电流，源极偏置控制 电路10将源极电位VCS设为正电平。此外，在本实施例中，源极偏置控 制电路10可以变化地设置源极电位VCS。在图3中，例如，还示出了本文档来自技高网...

【技术保护点】
一种非易失性半导体存储器件包括：　　　　多个存储单元晶体管；　　　　源极偏置控制电路，可被操作为在写操作过程中改变共同地连接到所述各存储单元晶体管的源极线的电位；以及　　　　漏极偏置控制电路，可被操作为在所述写操作过程中，根据所述源极线的电位，改变所述各存储单元晶体管的漏极电位。

【技术特征摘要】
JP 2006-6-12 2006-1618501.一种非易失性半导体存储器件包括多个存储单元晶体管；源极偏置控制电路，可被操作为在写操作过程中改变共同地连接到所述各存储单元晶体管的源极线的电位；以及漏极偏置控制电路，可被操作为在所述写操作过程中，根据所述源极线的电位，改变所述各存储单元晶体管的漏极电位。2. 根据权利要求l的非易失性半导体存储器件，其中当所述源极 线的电位上升时，所述漏极偏置控制电路将所述漏极的电位设为较高 电平。3. 根据权利要求l的非易失性半导体存储器件，其中所述源极偏 置控制电路将所述源极线的电位设为正电平。4. 根据权利要求l的任意一项的非易失性半导体存储器件，还包 括参考电位产生电路，用于产生可变的第一参考电位和第二参考电位， 其中所述第一和第二参考电位互相具有相关性，所述源极偏置控制电 路根据所述第一参考电位设置所述源极线的电位，以及所述漏极偏置 控制电路根据所述第二参考电位设置所述漏极的电位。5. 根据权利要求4的非易失性半导体存储器件，其中所述第一和 第二参考电位彼此相等。6. 根据权利要求4的非易失性半导体存储器件，其中所述参考电 位产生电路根据给定的写模式改变所述第一和第二参考电位。7. 根据权利要求4的任意一项的非易失性半导体存储器件，其中 所述漏极偏置控制电路包括节点，向该节点施加适于写数据的电位；在所述节点和所述多个存储单元的各漏极之间插入的MOS晶体 管；以及用于将所述第二参考电位施加到所述MOS晶体管的栅极的栅电位 控制电路。8. 根据权利要求l的任意一项的非易失性半导体存储器件，其中 所述源极线被连接到所述漏极偏置控制电路，以及所述漏极偏置控制 电路根据所述源极线...

【专利技术属性】
技术研发人员：菅原宽，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]