DDR接收器读取重新同步的方法技术

本发明专利技术的实施例提供一种用于读取数据的方法。该方法包括根据第一时钟信号产生两个或两个以上脉冲，由其接收将要被读取的数据，利用每个产生的脉冲来锁存在相应时间处接收的锁存数据，以及检测在其期间接收数据的第一时间区域。该方法还包括利用检测的第一时间区域来确定第二时间区域，在其期间可利用第二时钟信号读取数据并且利用在第二时间区域期间的第二时钟信号读取数据。

【技术实现步骤摘要】
DDR接收器读取重新同步的方法駄领域本专利技术通常涉及读取数据。具体来说，本专利技术涉及执行一种读取操作，其中的数据根据外部数据选通信号由具有内部时钟信号的集成电路接 背景駄现代计算机系统一般包括可以用来存储计算机系统所利用的数据 的剤^S。计穀几系统中的其他體，例如，计算机处理器或者存储控制器, 可以访问存储装置中存储的数据并且处理该数据或者将数据传送到计算机系统 中的其他装置。通常通过将读取命令发给存储装置来访问存储在存储装置中的数据。針读取命令通常通过剤i^a的接口来发出。响应接收的读取命令，在经过某些时间之后，存储装置可以开始ffi31存储装置接口来传输由读取命令请 求的 。图1是描述用来通过存储装置接口传输数据的示范性信号的简 图。所描述的信号包括访问存储装置的集成电路的内部时钟(CK，也称为系 统时钟)、通过集成电路发给存储装置的^^令(COMMAND)、利用外部选通 信号产生的外部 选通信号(也称为DQS)以及由存储，呈现的M字节 (DQ)。如图1所述，在时间to处可以将读取命令(READ)发给存储装 置。随后，在时间tl处，由存储装置将DQS信号降低，表示存储驢已经接 收到读取命令。在作为由列地址M (CAS)等待时间(CL)所指定的某一时 间之后(如。接收来自存储體的数据，例如，在CL的最后时钟周期的开 始。当数据存在在于DQ上，DQS信号可以被断言，标即将从DQ中读取的 数据。在所描写的示例中，在时间ts处、在^之后的系统时钟周期的周期W 的一半、最后时钟周期CL的开始換(夂数据。然而，根据用来制造存储體的过程、存储装置的温度、存储装 置的操作时钟频率、存储装置和集成电路之间的传输时间的变化和计算机系统中的其他变化，断言DQS并且关于内部时钟CK (例如，相移)呈现 的准 确时间(作为由访问时间ke所指定)可以改变。因此，例如，在接收数据的 访问时间期间，数据访问时间可以从零改变至嗟不多内部时钟CK的时钟 周期W的1.5倍。由于t^的变化和存储装置和集成电路之间的传输时间，在读TO 作期间，内部时钟信号CK可以与外部 ^1信号DQS不完全同步。为了 成功地读取M，集成电路通常尝试将通过DQ/DQS读取的数据与内部时钟CK 同步。同时，为了增加系统性能，可增加存储體的操作频率，从而 >数据 眼(data eye)的大小。随着数据窗的大小减少，对于集成电路来说将变得难以 使内部时钟CK和外部 ;1^1信号DQS之间的数据同步。因此，需要改进的方法和设备来将通过外部选通信号接收的数据与内部时钟信号同步。
技术实现思路
本专利技术的实施例通常提供一种用于使用第二时钟信号读取通过第 一时钟信号接收的数据的方法和设备。在一个实施例中，该方法包括根据第一 时钟信号产生两个或两个以上脉冲，由其可以接收将要被读取的数据，禾'佣每 个产生的脉冲来锁存在相应时间接收的数据，以及检测在其期间接收数据第一 时间区域。该方法也包括利用检测的第一时间区域来确定在其期间可利用第二 时钟信号读取数据的第二时间区域，以及在第二时间区域期间利用第二时钟信 号读取数据。附图说明为了使上面叙述的本专利技术的特征能够被详细地理解，可以通过参考实施例，某些实施例已经在附图中示出，上面简要概述的本专利技术将被更详细 描述。然而，需要注意，附图说明仅示出了本专利技术的典型实施例因而其并不限 于此范围，对于本专利技术来说允许其他同样等效的实施例。图1是描述用 过存储，接口传输数据的时序图。 图3是鹏本专利技术的^实施例IS^^^^据的示例过程的 繊图。图5是根据本专利技术的^实施例描述示例脉冲顿电路的结构图。图6是鹏本专利技术的H^&I例鹏由脉冲顿^!8&产生的^IJ 脉冲的时序图.图7是根据本专利技术的一个实施例描标例区職测电路的结构图。〖0018]图8是職本专利技术的^h^l例MJ2^例区^^测^r出信号 的时序图。图9-ll是職本专利技术的^实施例SS^于从:j fi^a中^t 据的,Wf^^号的时序图。图12是目本专利技术的^实施例4S^^I^模式的^i赎取 W的结构图，图13是^g本专利技术的-^实施例^Mffl^Jl存由:j ^^g接收的im具有四个脉沖的^^^g^^^号的时序图。在下面，将##本专利技术的实施例.然而，可以理解本专利技术并^RX 限于具体^的实施例。而是，以下ME^元件的^组合，不论S^及不同的^1&例，ipr以被考棘^p实a^专利技术.鈔卜，本专利技术的各种实施例H^fe于先有餘的多馆点。然而，尽斜专利技术的鄉伊何以得萝J^5tf其他可能解决方案和/或优先于先有技术的优点，不论是否M51给定的实施例得 到特定的优点均不限制本专利技术。从而，下面的方面、特征、实施例和优点仅仅 是说明性的并且不认为是所附权利要求书中的元件或限制，在所附权利要求书 中清楚地记载了权利要求。同样地，参考本专利技术并不会被认为是这里所公 开的任何创造性的主题的概括并且不会被认为是对所附权利要求的元件或限 帝U，除非其中明确地在权利要求中记载。示例系统图2是根据本专利技术的一个实施例描g例计算机系统200的结构 图。如所述，计##1系统200可以包機成电路210和存储装置220。在一个实施例中，存储錢220可以为同步的、动态的、随机存 取存储器(SDRAM)装置，诸如双倍数率(例如，DDR、 DDR2、或甚至是 更新的DDR) SDRAM装置。存^^g 220包括控制电路222，例如其用来访 问一个或多个存储阵列224。响应接收指定地址的访问命令(例如，读取命令)， 存储装置220可以例如利用I/O电路226将存储在存储阵列224中地址处的数 据传输到集成电路。其中利用DDRSDRAM，通过数据总线DQ在M时钟信 号DQS的上升沿和下降沿处传送来自存储装置220的数据。DQS信号fflil存 储装置220所产生。在一个实施例中，集成电路210可以为存储控制器。可选地，集 成电路210可以为处理器、图形处理器、网络业务分类器引擎或其他类型的集 成电路。集成电路210可包括控制电路212和I/0电路216以及其他电路。集 成电路212中的控制电路212被用来发出命令给存储装置220并且访问(例如， 从中读取或写入到)存储装置220。其中集成电路210发送读取命令给存储装 置220，集成电路210可以从存储装置220中例如利用集成电路210的I/O电 路216中的读取电路218读取数据。下面参考图3更详细地描述根据本专利技术的 一个实施例的读取操作。示例的M(^作图3是根据本专利技术实施例描述用于读取数据的示例过程300的流 程图。在一个实施例中，读取操作方面可以通过读取电路216来执行。如所描述的，过程300在步骤302处开始，在步骤302发出读取 命令。例如，集成电路的控制电路212可以确定 需要来自存储装置220并且发出控制信号给I/O电路请求从剤線置220中读取数据。响应接收控制信号，1/0电路216可以发出具有源地址的读取命令给存储装置220。在步骤304处，降低所接收的外部舰信号DQS，例如响应接收 读取命令由存储装置220来降低。然后，步骤306处，当存储體220在麵 总线DQ上为读取命令方爐数据时，例如fflil存储装置可以提升外部i^I信号 DQS。在步骤308处，响应检测本文档来自技高网...

【技术保护点】
一种用于读取数据方法，包括：根据第一时钟信号产生两个或两个以上脉冲，由其接收将要被读取的数据；利用每个产生的脉冲来锁存在相应时间处接收的数据；检测在其期间接收数据的第一时间区域；利用检测的第一时间区域来确定第二时间区域，在该第二时间区域期间可利用第二时钟信号读取数据；以及在第二时间区域期间利用第二时钟信号读取数据。

【技术特征摘要】
US 2006-4-4 11/3974291.一种用于读取数据方法，包括根据第一时钟信号产生两个或两个以上脉冲，由其接收将要被读取的数据；利用每个产生的脉冲来锁存在相应时间处接收的数据；检测在其期间接收数据的第一时间区域；利用检测的第一时间区域来确定第二时间区域，在该第二时间区域期间可利用第二时钟信号读取数据；以及在第二时间区域期间利用第二时钟信号读取数据。2. 如权利要求l所述的方法，进一步包括.-禾 产生的脉冲将 读入第一组锁存器内； 将来自第一组锁存器的 传送到第二组锁存器；禾,检测的第一时间区 ^择来自第一组锁存器和第二组锁存器中的一 组的数据；利用第二时钟信号，将魏输入到来自第一组锁存器禾瞎二组锁存器中所 选择的一组的输入锁存器；以及在第二时间区域期间读取来自输入锁存器的数据。3. 如禾又利要求2所述的方法，其中所述读入第一组锁存器内的 在第 一组锁存器中每一个的输入处被串行地接收并被并行地呈现在第一组锁存器输 出处。4. 如权利要求l所述的方法，进一步包括接收模式i^择^言号；如果所述模式选择信号对应于第一模式，贝J产生两个脉冲，使得两组串行 接收的数据被锁存并通过第一组锁存器并fi^也呈现；以及如果所述模式选择信号对应于第二模式，贝IJ产生四个脉冲，使得四组串行 接收的数据被锁存并通过第一组锁存器并^i也呈现。5. 如权利要求1所述的方法，其中检测在其期间接收数据的第一时间区 域的步骤包括发出用于数据的读取^^令； 在发出读取命令之后的预定时间处，断言表示用来检查 的初始时间的 检查信号；产生在用来检查数据的初始时间处开始的多个信号；以及确定是否在多个产生的信号中的两个之间的时间区域中接收数据，其中多 个信号中的两个之间的时间区域对应于第一时间区域。6. —种集成电路，包括 控制电路，其配置用于发出读取^^令； 读取电路，其配置用于根据外部itil信号产生两个或两个以上脉冲；锁存在每个产生的脉冲对应的时间处接收的数据； 检测在其期间接收娜的第一时间区域；禾,检测的第一时间区^^确定第二时间区域，在第二时间区域期间 可利用内部时钟信号读取数据；以及在第二时间区域期间利用内部时钟信号读取数据。7. 如权利要求6所述的集成电路，其中所述读取电路进一步被配置用于 禾,*产生的脉冲将 读入第一组锁存器内； 将来自第一组锁存器的 传送到第二组锁存器；利用检测的第一时间区ttit择来自第一组锁存器和第二组锁存器中的一 组的数据；利用第二时钟信号，将 输入至睞自第一组锁存器和第二组锁存器中所 选择的一组的输入锁存器；以及在第二时间区域期间读取来自输入锁存器的数据。8. 如丰又利要求7所述的集成电路，其中所述读入第一组锁存器内的数据 在第一组锁存器中每一个的输入处被串《fi也接收并被并衍也呈现在第一组锁存 器输出处。9. 如权利要求6所述的集成电路，其中读取电路进一步被配置用于 接收模式选择信号；如果所述模式选择信号对应于第一模式，贝IJ产生两个脉冲，使得两组串行 接收的数据被锁存并通过第一组锁存器并衍也呈现；以及如果所述模式选择信号对应于第二模式，则产生四个脉冲，使得四组串行 接收的数据被锁存并通过第一组锁存器并4Ti也呈现。10.如权利要求6所述的集成电路，其中所述读取电路进一步被配置用于: 检测表示用于检查数据的初时时间的断言的检查信号，其中在发出读取命 令之后在预定时间处由控制电路断言所断言的检查信号；在用于检测数据的初时时间处产生开始多个信号；以及确定是否在多个产生的信号中的两个之间的时间区域中接收数据，其中多 个信号中的两个之间的时间区自应于第一时间区域。11. 一种系统，包括 存{ 置，包括配置用于产生数据时钟信号并且响应接收读取命令而利用所述数据 时钟信号串行传输繊的电路； 集成电路，包括时钟电路，配置用于产生内部时钟信号； 控制电路，配置用于将读取命令发出给存储装置； 读取电路，配置用于根据所述类鄉时钟信号产生两个或两个以上脉冲； 锁存在每个产生的脉冲对应的时间处接收的串行传输 ;; 检测在其期间接收第一组串行传输数据的第一时间区域； 利用检测的第一时间区域确定第二时间区域，在第二时间区域 期间可利用内部时钟信号读取串行传输的数据；以及在第二时间区域期间利用内部时钟信号读取串行传输繊。12. 如权利要求ll所述的系统，其中所述读取电路进一步被配置用于 禾,^产生的脉冲将串行传输的数据读入第一组锁存器内；将来自第一组锁存器的串行传输的数据传送到第二组锁存器；利用检测的第一时间区 ^择来自第一组锁存器和第二组锁存器中的一 组的串行传输数据；禾'佣第二时钟信号，将串行传输娜输入至睐自第一组锁存器和第二组锁 存器中选择的一组的输入锁存器；以及在第二时间区域期间读tt自输入锁存器的串行传输数据。13. 如权利要求12所述的系统，其中所述读取电路被配置用于在第一组锁存器的每一个的输入处将串行传输数据读入第一组锁存器内并且在第一组锁 存器的输出处并衍也呈现串行传输数据。14. 如权利要求ll所述的系统，其中所述读取电路进一步被配置用于 接收来自控制电路的模式选择信号；如果所述模式选择信号对应于第一模式，贝lj产生两个脉冲，使得两组串行 接收的数据被锁存并通过第一组锁存器并衍也呈现；以及如果所述模式选择信号对应于第二模式，贝IJ产生四个脉冲，使得四组串行接收的数据被锁存并通过第一组锁存器并4fi也呈现。15. 如权利要求ll所述的系统，其中所述读取电路进一步被配置用于 检测表示用于检查串行传输数据的初时时间的断言的检查信号，其中在发出读取命令之后在预定时间处由控制电路断言所断言的检查信号；产生在用...

【专利技术属性】
技术研发人员：RS考，
申请(专利权)人：奇梦达股份公司，
类型：发明
国别省市：DE[德国]