错误校正解码器、具有其的错误校正电路及操作其的方法技术

本公开提供了错误校正解码器、具有错误校正解码器的错误校正电路以及操作错误校正解码器的方法。错误校正解码器可以包括：计算器，被配置成通过对第一码字执行迭代解码操作来输出错误校正消息；校正子生成器，被配置成通过计算错误校正消息和奇偶校验矩阵来生成校正子，并且输出迭代数量和未满足校验节点(UCN)值，该迭代数量表示已经执行的迭代解码操作的次数，并且该UCN值表示校正子中的未满足校验节点的数量；速度选择器，被配置成根据迭代数量和UCN值来输出用于控制迭代解码操作的速度的速度代码。的速度的速度代码。的速度的速度代码。

【技术实现步骤摘要】
错误校正解码器、具有其的错误校正电路及操作其的方法
[0001]相关申请的交叉引用
[0002]本申请要求于2020年5月12日提交的申请号为10
‑
2020
‑
0056657的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。


[0003]本公开的各个实施例总体涉及一种错误校正解码器、具有错误校正解码器的错误校正电路以及操作错误校正解码器的方法，并且更特别地，涉及一种提高了错误校正解码器的操作速度的错误校正解码器、具有错误校正解码器的错误校正电路以及操作错误校正解码器的方法。

技术介绍

[0004]存储器系统可以包括可以存储数据的存储器装置，以及可以响应于来自主机的请求来控制存储器装置的控制器。例如，控制器可以对从主机提供到存储器装置的数据进行编程，并且可以读取存储器装置中存储的数据，并且将所读取的数据输出到主机。控制器可以包括错误校正电路以提高数据的可靠性。错误校正电路可以使用错误校正码执行编码和解码。例如，错误校正码可以包括：错误校正编码器，对从主机提供的数据进行编码；以及错误校正解码器，对从存储器装置读取的数据进行解码。从主机提供的数据可以是消息，并且从存储器装置读取的数据可以是码字。
[0005]错误校正电路可以通过使用低密度奇偶校验(LDPC)码等执行复杂的计算来将码字转换为消息。近来，随着码字的大小逐渐增加，错误校正解码所耗费的时间也增加。因此，控制器输出读取数据所需的时间也可能增加。因为特别是在使用LDPC码的解码期间执行复杂的计算，所以可能增加错误校正操作所耗费的时间。

技术实现思路

[0006]本公开的各个实施例涉及一种可以控制错误校正解码操作的速度的错误校正解码器、具有错误校正解码器的错误校正电路以及操作错误校正解码器的方法。
[0007]本公开的实施例可以提供一种错误校正解码器。错误校正解码器可以包括：计算器，被配置成通过对第一码字执行迭代解码操作来输出错误校正消息；校正子生成器，被配置成通过计算错误校正消息和奇偶校验矩阵来生成校正子，并且输出迭代数量和未满足校验节点(UCN)值，该迭代数量表示已经执行迭代解码操作的次数，该UCN值表示该校正子中的未满足校验节点的数量；速度选择器，被配置成根据迭代数量和UCN值来输出用于控制迭代解码操作的速度的速度代码，其中计算器基于速度代码来改变迭代解码操作的速度，并且当输入第二码字时，以改变后的速度执行迭代解码操作。
[0008]本公开的实施例可以提供一种错误校正电路。错误校正电路可以包括：错误校正编码器，被配置成通过对从主机接收的消息进行编码来生成码字，并且将该码字传输到存储器装置；以及错误校正解码器，被配置成从存储器装置接收码字，并且通过对该码字执行
解码操作来输出消息，并且基于对先前码字的解码操作的结果，控制对后续码字的解码操作的速度。
[0009]本公开的实施例可以提供一种操作错误校正解码器的方法。该方法包括：通过使用第一码字和奇偶校验矩阵执行迭代解码操作来输出错误校正消息；通过计算错误校正消息和奇偶校验矩阵来生成校正子；检查校正子中是否存在未满足校验节点(UCN)；当校正子中存在UCN时，对UCN的数量进行计数以生成UCN值，并且对与已经执行迭代解码操作的次数相对应的迭代数量进行计数；根据所计数的UCN值以及所计数的迭代数量来改变迭代解码操作的速度；当校正子中不存在UCN时，将用于生成校正子的转置矩阵的值作为消息而输出；并且使用第二码字和奇偶校验矩阵以改变后的速度执行迭代解码操作。
[0010]本公开的实施例可以提供一种操作低密度奇偶校验(LDPC)解码器的方法。该方法可以包括：通过改变变量节点来对当前码字迭代LDPC解码操作，直到该操作不导致未满足校验节点(UCN)，并且对每次迭代之后的迭代数量和UCN的数量进行计数，该操作使用特定数量的变量节点以特定的时钟速度来执行；并且基于所计数的迭代数量以及所计数的UCN数量中的至少一个来调整变量节点的数量和时钟速度中的至少一个，以对后续码字执行LDPC解码操作。
附图说明
[0011]图1是示出根据本公开的实施例的错误校正电路的示图。
[0012]图2是示出根据本公开的实施例的迭代计算器和校正子校验器的示图。
[0013]图3是示出根据本公开的实施例的计算器的示图。
[0014]图4是示出根据本公开的实施例的速度选择器的示图。
[0015]图5是示出根据本公开的实施例的校正子生成器的示图。
[0016]图6是示出根据本公开的实施例的寄存器的示图。
[0017]图7是示出根据本公开的实施例的错误校正解码操作的流程图。
[0018]图8是示出根据本公开的实施例的奇偶校验矩阵的示图。
[0019]图9是示出与图8的奇偶校验矩阵相对应的泰纳(Tanner)图的示图。
[0020]图10是示出使用图8所示的奇偶校验矩阵来生成符号的方法的示图。
[0021]图11是示出根据本公开的实施例的符号和未满足校验节点(UCN)的示图。
[0022]图12和图13是示出根据本公开的实施例的控制错误校正解码操作的速度的方法的示图。
[0023]图14和图15是示出根据本公开的实施例的控制错误校正解码操作的速度的方法的示图。
[0024]图16是示出根据本公开的实施例的存储器系统的示图。
[0025]图17是示出诸如图16的存储器装置的示图。
[0026]图18是示出诸如图16的控制器的示图。
具体实施方式
[0027]图1是示出根据本公开的实施例的错误校正电路的示图。
[0028]参照图1，错误校正电路1000可以通过对从主机输出的消息MSG进行编码来输出码
字CDWD，并且可以通过对从存储器装置输出的码字CDWD进行解码来输出消息MSG。
[0029]错误校正电路1000可以在编程操作期间通过执行错误校正编码操作来将消息MSG转换为码字CDWD，并且可以在读取操作期间通过执行错误校正解码操作来将码字CDWD转换为消息MSG。
[0030]错误校正电路10000可以包括可以执行错误校正编码操作的错误校正编码器1100、可以执行错误校正解码操作的错误校正解码器1200以及可以控制错误校正编码器1100和错误校正解码器1200的错误校正处理器1300。
[0031]错误校正编码器1100可以接收作为错误校正编码的目标的消息MSG，然后可以使用所接收的消息MSG和错误校正码(ECC)的矩阵来执行错误校正编码操作。根据实施例，错误校正编码器1100还可以使用错误校正码的奇偶校验矩阵来执行错误校正编码。错误校正编码器1100可以输出作为执行错误校正编码的结果而生成的码字CDWD。码字CDWD可以通过通道传输到存储器装置，并且可以存储在存储器装置中包括的多个存储器单元(例如，构成单个页面的存储器单元)中。错误校正编码器1100可以是使用LDPC码作为错误校正码本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种错误校正解码器，包括：计算器，通过对第一码字执行迭代解码操作来输出错误校正消息；校正子生成器，通过计算所述错误校正消息和奇偶校验矩阵来生成校正子，并且输出迭代数量和未满足校验节点值即UCN值，所述迭代数量表示已经执行所述迭代解码操作的次数，所述UCN值表示所述校正子中的未满足校验节点的数量；以及速度选择器，根据所述迭代数量和所述UCN值来输出用于控制所述迭代解码操作的速度的速度代码，其中所述计算器基于所述速度代码来改变所述迭代解码操作的速度，并且当输入第二码字时，以改变后的速度执行所述迭代解码操作。2.根据权利要求1所述的错误校正解码器，其中所述计算器包括：矩阵计算器，使用所述第一码字和所述奇偶校验矩阵来执行包括多个计算操作的所述迭代解码操作；时钟控制器，响应于所述速度代码中包括的第一速度代码来控制时钟，以该时钟将执行所述迭代解码操作；以及位控制器，响应于所述速度代码中包括的第二速度代码来控制所述迭代解码操作的每个循环将处理的位数量。3.根据权利要求1所述的错误校正解码器，其中所述校正子生成器包括：校正子解码器，通过计算所述错误校正消息和所述奇偶校验矩阵来生成所述校正子，当在所述校正子中未检测到未满足校验节点时输出所述消息，当在所述校正子中检测到至少一个未满足校验节点时输出失败信号；以及计数器，当在所述迭代期间输出所述失败信号时，对未满足校验节点的数量和已经执行所述迭代解码操作的次数进行计数，以生成所述UCN值和所述迭代数量，并且当输出所述消息时输出所述UCN值和所述迭代数量。4.根据权利要求3所述的错误校正解码器，其中所述UCN值表示在所述校正子中检测到的所述未满足校验节点的数量。5.根据权利要求3所述的错误校正解码器，其中：所述校正子解码器将所述失败信号传输到所述计算器，并且所述计算器响应于所述失败信号而执行所述迭代解码操作的另一迭代。6.根据权利要求2所述的错误校正解码器，其中所述速度选择器包括：确定器，将所述迭代解码操作的所述迭代数量与比较迭代值进行比较，并且将所述UCN值与比较UCN值进行比较；时钟管理器，在所述确定器的控制下输出所述第一速度代码，用于改变用于所述迭代解码操作的时钟的周期；以及位管理器，在所述确定器的控制下输出所述第二速度代码，用于改变所述迭代解码操作的每个循环将处理的位数量，其中，所述比较迭代值表示先前迭代值或参考迭代值，并且所述比较UCN值表示先前UCN值或参考UCN值。7.根据权利要求6所述的错误校正解码器，其中所述时钟管理器在所述迭代数量和所述UCN值分别大于所述比较迭代值和所述比较UCN值时，输出所述第一速度代码和所述第二
速度代码，以使所述迭代解码操作的速度变得低于所述迭代解码操作的先前速度。8.根据权利要求7所述的错误校正解码器，其中：使所述迭代解码操作的速度变得低于所述先前速度的所述第一速度代码包括用于增加所述时钟的周期的代码，并且使所述迭代解码操作的速度变得低于所述先前速度的所述第二速度代码包括用于增加所述每个循环将处理的位数量的代码。9.根据权利要求6所述的错误校正解码器，其中所述时钟管理器在所述迭代数量和所述UCN值分别小于所述比较迭代值和所述比较UCN值时，输出所述第一速度代码和所述第二速度代码，以使所述迭代解码操作的速度变得高于所述迭代解码操作的先前速度。10.根据权利要求9所述的错误校正解码器，其中：使所述迭代解码操作的速度变得高于所述先前速度的所述第一速度代码包括用于减小所述时钟的周期的代码，并且使所述迭代解码操作的速度变得高于所述先前速度的所述第二速度代码包括用于减少所述每个循环将处理的位数量的代码。11.一种错误校正电路，包括：错误校正编码器，通过对从主机接收的消息进行编码来生成码字，并且将所述码字传输到存储器装置；以及错误校正解码器，从所述存储器装置接收所述码字，并且通过对所述码字执行解码操作来输出所述消息，并且基于对先前码字...

【专利技术属性】
技术研发人员：赵明珍，姜淳荣，成玩济，郑普释，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：