一种多读端口寄存器文件级驱动位单元电路，其特征在于：它包括由ＰＭＯＳ管Ｐ１，Ｐ２和ＮＭＯＳ管Ｎ１，Ｎ２，Ｎ３构成三态存储体核心单元、读端口单元、写端口单元以及反相器链，所述写端口单元与存储体核心单元相连，所述反相器链包括两个或两个以上尺寸不一样的反相器，反相器链的输入端与存储体核心单元相连，输出端与读端口单元相连，反相器链中沿着从存储体核心单元到读端口单元的方向反相器的尺寸逐级递增。
【技术实现步骤摘要】
本专利技术主要涉及到微处理器中寄存器文件和多端口 SRAM的位单元电路结构领域，特 指一种多读端口寄存器文件级驱动位单元电路。
技术介绍
寄存器文件是微处理器中用于存放操作数和运算中间结果的部件，处于存储层次的 最高一层，与运算部件距离最近，相对存储层次中的其他部件，它容量最小、速度最快; 寄存器文件的使用减少了运算部件对主存的访问次数、提高了运算速度。它作为CPU内 核的关键部件，不可缺少，性能越高的微处理器对它的需求和依赖越重。数据寄存器文 件作为寄存器文件中的一种，处于数据通路上，其访问速度直接决定了处理器性能。当前在市场需求和技术进步的作用下，微处理器性能也在不断提升。微处理器性能 的提高， 一方面依赖于体系结构的改进，随着CPU对指令的前瞻性推测执行、指令的显 式并行执行、前瞻多线程、同时多线程等技术的应用，致使在ILP和IPC不断提高的同 时，流水线数目和指令窗口也在不断增大，这些都导致了使用的寄存器规模在不断增大。 同时为了在一个周期内给不断增多的运算部件提供数据和存储结果，寄存器文件的读写 端口数也在不断增多。大规模、多端口寄存器文件往往很难具有很快的读写访问速度， 逐渐成为了高性能微处理器设计中的瓶颈。据报道，1986年以前，微处理器性能平均每年提高35%， 1987年以后，微处理器性 能平均每年提高55%，而对于存储器，若以1980年的64KB DRAM为基准，那么它每3年 才能更新换代一次，访问延迟每年只有7%的性能增长。当前存储器的性能已经和微处理 器不相匹配了，而且这个差距还在不断增大。由此可见对于大规模、多端口寄存器文件进行高速设计至关重要。要实现寄存器文件的高速设计，对完成读、写、存功能的核心位单元进行优化就成 了关键问题，设计良好的位单元电路， 一方面可以减小读写译码的负载；另一方面，可 以保证对同一字进行多读端口同时读出的良好驱动力。微处理器中使用到的寄存器文件常用的位单元设计方法如下1、 采用类似于SRAM的双端读写位单元电路，如果不使用读写共享，则每增加一个 读出或者写入端口，相应的存储体上就要增加两个读出或者写入管，图1是两读一写端 口的双端读写位单元电路。图中PM0S管P1， P2和丽0S管N1， N2构成存储核心单元，丽OS管NrO， Nrl和NwO 分别为两个读数据选通管，和写数据选通管。REO为第0读端口使能信号，RE1为第1读 端口使能信号；RDO为第O读端口读出信号，RDO—NOT为第O读端口读出信号取反值，RD1 为第1读端口读出信号，RD1_N0T为第1读端口读出信号取反值;WEO为第0写端口使能 信号，WDO为第0写端口写入信号,WDO_NOT为第0写端口写入信号取反值。采用这样的存储位单元结构，随着寄存器文件向着大规模、多端口方向发展， 一方 面大规模的发展趋势将引起读出管驱动的负载加大，这可能需要增大读出管尺寸，另一 方面，读出端口数目也在不断增多；而在核心位单元中存在着如下驱动链关系读写译 码器分别驱动读出和写入管、读出管驱动读出负载、存储体驱动读出管、写入管驱动存 储体。这样为了保持性能不降低，需要依次增大存储体、写入管、读写译码单元尺寸， 一方面致使版图实现不利，另一方面增大了寄存器文件输入地址信号、写数据信号、时 钟信号和读写使能信号的负载，对全局电路实现不利。2、 采用寄存器文件通常使用的单端读写核心位单元结构，如图2所示， 与双端读写单元不同，这种三态位单元结构在进行读出操作时，三态存储体反馈存值，保证读出；在进行写入操作时，使能信号EN将醒0S管N3关断，从而关断三态存储 体，完成无竞争的写入操作。因此，这种三态位单元结构读和写都只需要对一端操作即 可完成，当需要增加读写端口时，每个端口只需要增加一个读出管或者写入管，这种结 构虽然可以大大减小版图面积，但是也存在着通常设计结构1中所说的驱动链问题，引 起相同的设计不利因素。因此需要对包含读写存功能的核心位单元进行改进，弱化驱动 链问题带来的不利因素，利用驱动链有利的一面，减小尺寸逐增影响。
技术实现思路
本专利技术要解决的问题就在于针对现有技术存在的技术问题，本专利技术提供一种能够 能够减小核心单元的驱动负载，从而有利于减小核心单元的面积，同时保证数据被正确 读出的多读端口寄存器文件级驱动位单元电路。为解决上述技术问题，本专利技术提出的解决方案为 一种多读端口寄存器文件级驱动位单元电路，其特征在于它包括由PM0S管P1， P2和丽0S管N1， N2， N3构成三态存 储体核心单元、读端口单元、写端口单元以及反相器链，所述写端口单元与存储体核心单元相连，所述反相器链包括两个或两个以上尺寸不一样的反相器，反相器链的输入端 与存储体核心单元相连，输出端与读端口单元相连，反相器链中沿着从存储体核心单元 到读端口单元的方向反相器的尺寸逐级递增。所述读端口单元包括两个或两个以上的NM0S管作为选通管，分别由一组与之对应的 使能信号RE控制。所述写端口单元包括两个或两个以上的NM0S管作为选通管，分别由一组与之对应的 使能信号WE控制。与现有技术相比，本专利技术的优点就在于1、 本专利技术的多读端口寄存器文件级驱动位单元电路，其存储体核心单元驱动小尺寸 的反相器，可以减小核心单元的驱动负载，从而有利于减小核心单元的面积。而采用大 尺寸的反相器驱动读端口电路可以保证数据被正确读出。2、 本专利技术的多读端口寄存器文件级驱动位单元电路，根据驱动链关系，依次减小了 存储体、写入逻辑和写译码电路尺寸；3、 本专利技术的多读端口寄存器文件级驱动位单元电路，易化了版图实现，减小了写地 址驱动负载。附图说明图1是双端读写位单元电路原理示意图； 图2是单端读写位单元电路原理示意图； 图3是本专利技术的结构框架示意图； 图4是本专利技术具体实施例的电路原理图； 具体实施例方式以下将结合附图和具体实施例对本专利技术做进一步详细说明。如图3和图4所示，本专利技术多读端口寄存器文件级驱动位单元电路，它包括由PM0S 管P1， P2和NM0S管N1， N2， N3构成三态存储体核心单元、读端口单元、写端口单元以 及反相器链，所述写端口单元与存储体核心单元相连，所述反相器链包括两个或两个以 上尺寸不一样的反相器，反相器链的输入端与存储体核心单元相连，输出端与读端口单 元相连，反相器链中沿着从存储体核心单元到读端口单元的方向反相器的尺寸逐级递增。 其中，读端口单元包括两个或两个以上的NMOS管作为选通管，分别由一组与之对应的使 能信号RE控制，写端口单元包括两个或两个以上的丽OS管作为选通管，分别由一组与 之对应的使能信号WE控制。如图3所示，是本专利技术的结构框图，在读数据操作时，如果存储器核心单元中存储 的是0信号，则图中存储器核心单元的Read端为低电平，反之则为高电平。该信号 经过反相器链逐级被驱动到读端口电路端，在读端口电路中，根据各读端口译码器的译 码结果，将相应的读端口选通管打开，将存储的信号输出到后级电路。其中反相器链中 的反相器级数可因驱动负载的不同而不同，而且当反相器链中的反相器为奇数个时，读 出端口电路读出的是存储核心单元的信号取反值。在该结构中，反相器链的尺寸从存储 核心单元到读端口电路方向是逐级增大的。因此，存储器核心的Read本文档来自技高网...
【技术保护点】
一种多读端口寄存器文件级驱动位单元电路，其特征在于：它包括由ＰＭＯＳ管Ｐ１，Ｐ２和ＮＭＯＳ管Ｎ１，Ｎ２，Ｎ３构成三态存储体核心单元、读端口单元、写端口单元以及反相器链，所述写端口单元与存储体核心单元相连，所述反相器链包括两个或两个以上尺寸不一样的反相器，反相器链的输入端与存储体核心单元相连，输出端与读端口单元相连，反相器链中沿着从存储体核心单元到读端口单元的方向反相器的尺寸逐级递增。
【技术特征摘要】
1、一种多读端口寄存器文件级驱动位单元电路，其特征在于它包括由PMOS管P1，P2和NMOS管N1，N2，N3构成三态存储体核心单元、读端口单元、写端口单元以及反相器链，所述写端口单元与存储体核心单元相连，所述反相器链包括两个或两个以上尺寸不一样的反相器，反相器链的输入端与存储体核心单元相连，输出端与读端口单元相连，反相器链中沿着从存储体核心单元到读端口单元的方向...
【专利技术属性】
技术研发人员：张民选，贺鹏，李少青，陈吉华，赵振宇，陈怒兴，马剑武，徐炜遐，乐大珩，孙岩，刘婷，董兰飞，唐世民，何小威，刘征，
申请(专利权)人：中国人民解放军国防科学技术大学，
类型：发明
国别省市：43
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