能够改变纠错码码长的半导体存储装置制造方法及图纸

在存储单元阵列中的数据存储单元阵列和奇偶校验存储单元阵列具有能与多种ＥＣＣ码长对应的结构。根据该多种ＥＣＣ码长，构造由写数据产生奇偶校验的输入侧奇偶校验产生电路、由读数据产生奇偶校验的输出侧奇偶校验产生电路和由读奇偶校验位和产生的奇偶校验位产生表示错误位的缺陷状况位的缺陷状况产生电路，以便能够转换。

【技术实现步骤摘要】
能够改变纠错码码长的半导体存储装置
涉及一种能够纠正存储数据错误的半导体存储装置，尤其涉及一种能够改变用于纠错的ECC (纠错码)码长的半导体存储装置。技术背景例如为DRAM的半导体存储装置在向大容量级别的发展中的缺陷位补救 中已经变得越来越重要。具有冗余结构的半导体存储装置已经得到广泛的使 用，在所述冗余结构中，提供了冗余存储单元阵列，并且用冗余存储单元代 替缺陷存储单元用于补救缺陷位。近几年，提出了不用冗余存储单元替代的能够存储纠错数据的半导体存 储装置。例如，提出的日本申请特开No,200544386等等。除了用于存储数据的存储单元阵列以外，能够存储纠错数据的半导体存 储装置还包括存储由写数据产生的奇偶校验位的奇偶校验存储单元阵列。写 期间，该半导体存储装置由输入数据产生奇偶校验位并存储输入数据和奇偶 校验数据。读期间，该半导体存储装置由读数据产生奇偶校验位，将这些奇 偶校验位同存储的奇偶校验位比较，产生有错误位信息的校正数据(syndrome data)，基于校正数据纠正错误位，并且输出该纠正的读数据。在ECC中，使用某一汉明码，8位数据中的一位错误可以通过使用与8 位数据有关的4位奇偶校验位纠正。此外，通过使用16位数据的5位奇偶校 验位，可以纠正16位中的一位错误。那么，通常，通过使用2W位数据的N十 1位奇偶校验位可以纠正2^立中的一位错误。如上所述，通过提供除了数据区以外还具有奇偶校验区的存储单元阵列 和提供作为外围电路的奇偶校验产生电路和纠错电路，缺陷位的纠错是可能 的，并且可以实现提高产量(yield)的同时伴随着成本的降低。然而，纠错能力取决于ECC的码长而变化，并且产量也随着纠错率变 化。N+l位的奇偶校验位被用于上述的2^立数据。从而，该存储单元阵列的冗余度随着N的变小而增加，当缺陷密度低时，高冗余度会增加芯片面积， 并且会使成本增加。然而，当缺陷密度高时，缺陷补救的可能性高，并且会 抑制成本的增加。然而，N值越高，存储单元阵列冗余度越低，当缺陷密度 低时，可以抑制成本的增加。然而，当缺陷密度高时，由于低的纠错能力， 补救的可能性低，反过来增加了成本。也就是说，当考虑ECC码的长度时，其是通过增加码长获得的产量增加 的可能性和纠错能力增加的可能性，以及由于增加的码长和伴随的芯片增大 引起的用于奇偶校验位的存储单元阵列面积的增加之间的权衡。此外，这种 关系依赖于缺陷密度而变化。因此，当设计半导体存储装置时，最佳ECC码长必须通过估算缺陷密度的大小来确定。然而，这种估算和判断不一定是直接的。
技术实现思路
一个目的是提供一种能够优化ECC码长的半导体存储装置。 另一目的是提供一种能够根据缺陷密度优化ECC码长的半导体存储装置。此外，另一目的是提供一种能够根据该ECC码长任意地改变奇偶校验存 储单元阵列一部分的半导体存储装置。为了实现上述目的，根据第一方面，存储单元阵列中的数据存储单元阵 列和奇偶校验存储单元阵列具有能符合多个ECC码长的结构。根据多个ECC 码长，构造由写数据产生奇偶校验的输入侧奇偶校验产生电路、由读数据产 生奇偶校验的输出侧奇偶校验产生电路、和由读奇偶校验位和所产生的奇偶 校验位产生表示错误位的缺陷状况(syndrome)位的缺陷状况产生电路。根据一优选方面，输入侧奇偶校验产生电路和输出侧奇偶校验产生电路 具有相同的结构，并且因此一起构造并可以通过分别在写和读期间转换1/0使 用。此外，缺陷状况产生电路可以与奇偶校验产生电路一起构造。从而，这 些电路可以是公共的电路，输入和输出在写和读期间转换，根据ECC码长转 换部分结构。因此，可以提供能够转换到不同ECC码长的半导体存储装置。为了实现上述目的，第二方面是具有纠错功能的半导体存储装置，包 括数据存储单元阵列，其具有多个存储单元，并响应于字选择而相对于数据总线输入和输出2M立(其中I是大于等于2的整数)数据；奇偶校验存储单 元阵列，其具有多个存储单元，并响应于字选择而相对于奇偶校验总线输入 和输出奇偶校验位，所述奇偶校验位的位数与2M立数据相应；数据I/0端；由从数据1/0端输入的2i位写数据产生奇偶校验位并输出奇偶校验位到奇偶校验 总线的奇偶校验产生电路；由从奇偶校验存储单元阵列读到奇偶校验总线的 奇偶校验位和从数据存储单元阵列读到数据总线的21位读数据产生表示读数 据中错误位位置的缺陷状况位的缺陷状况产生电路；和基于缺陷状况位纠正读数据中的错误的纠错电路，其中奇偶校验产生电路和缺陷状况产生电路被构造为能转换到具有2M立数据和1+1位的奇偶校验位的第一 ECC，或具有2; 组2⑩位(其中I>J并且J是大于等于1的整数)数据和I-J+l位的奇偶校验 位的第二ECC。为了实现上述目的，第三方面是具有纠错功能的半导体存储装置，包括数据存储单元阵列，其具有多个存储单元，并响应于字选择从数据总线 输入和向数据总线输出2:位(其中I是大于等于2的整数)数据；奇偶校验存储单元阵列，其具有多个存储单元，并响应于字选择从奇偶校验总线输入和 向奇偶校验总线输出奇偶校验位，所述奇偶校验位的位数与y位数据相对应；数据I/0端；输入侧奇偶校验产生电路，由从数据IZO端输入的2M立写数 据产生奇偶校验位，并输出奇偶校验位到奇偶校验总线；输出侧奇偶校验产 生电路，其由从数据存储单元阵列读至数据总线的2M立读数据产生奇偶校验 位；缺陷状况产生电路，其由输出侧奇偶校验产生电路产生的奇偶校验位和 从奇偶校验存储单元阵列读至奇偶校验总线的奇偶校验位，产生表示读数据 中的错误位位置的缺陷状况位；和纠错电路，其基于缺陷状况位纠正读数据 中的错误，其中输入侧奇偶校验产生电路、输出侧奇偶校验位产生电路和缺 陷状况产生电路被构造为能转换到具有21位数据和位数与该数据相对应的奇 偶校验位的第一 ECC，或具有2J组2⑩位(其中I>J并且J是大于等于1的 整数)数据和位数与该数据相对应的奇偶校验位的第二 ECC。可以提供一种能够转换到多种ECC码长结构的半导体存储装置。附图说明图1是能够纠错的半导体存储装置的结构图2显示三种ECC码长的奇偶校验和数据之间的关系；图3A和3B是显示与ECC码长相对应的平均缺陷密度、产量和成本损耗 之间关系的曲线图；图4是根据本实施例的半导体存储装置的结构图； 图 5显示适于本实施例的 ECC码长的半导体存储单元阵列的结构；图6是本实施例的ECC处理电路的结构示意图；图7显示本实施例的奇偶校验检查矩阵的具体实例；图8是本实施例的ECC逻辑电路的结构图；图9是本实施例的ECC逻辑电路的结构图；图10是32-6型实例中的奇偶校验产生电路；图11是32-6型实例中的缺陷状况(syndrome)产生电路；图12是16-5型实例中的奇偶校验产生电路；图13是16-5型实例中的缺陷状况产生电路；图14是8-4型实例中的奇偶校验产生电路；图15是8-4型实例中的缺陷状况产生电路；图16显示能够转换到三种ECC码长的奇偶校验/缺陷状况产生电路PO/SO 到P3/S3;图17是16-5型实例中的奇偶校验产生电路； 图 18 是 16-5型实例中的缺陷状况产生电路； 图19是84型实例中的奇偶校验产生电路； 图20是8-4型本文档来自技高网...

【技术保护点】
一种具有纠错功能的半导体存储装置，包括：　　　　数据存储单元阵列，其包括多个存储单元，并响应于字选择，相对于数据总线输入和输出２↑［Ｉ］位的数据，其中Ｉ是大于等于２的整数；　　　　奇偶校验存储单元阵列，其包括多个存储单元，并响应于字选择，相对于奇偶校验总线输入和输出奇偶校验位，所述奇偶校验位的位数与所述２↑［Ｉ］位数据相对应；　　　　数据Ｉ／Ｏ端；　　　　奇偶校验产生电路，其由从所述数据Ｉ／Ｏ端输入的２↑［Ｉ］位写数据产生所述奇偶校验位，并输出所述奇偶校验位至所述奇偶校验总线；　　　　缺陷状况产生电路，其由从所述奇偶校验存储单元阵列读到所述奇偶校验总线的奇偶校验位和从所述数据存储单元阵列读到所述数据总线的２↑［Ｉ］位读数据，产生表示所述读数据中错误位位置的缺陷状况位；和　　　　纠错电路，其基于所述缺陷状况位纠正所述读数据中的错误，其中　　　　所述奇偶校验产生电路和缺陷状况产生电路被构造为能转换到具有２↑［Ｉ］位数据和Ｉ＋１位奇偶校验位的第一ＥＣＣ或具有２↑［Ｊ］组的２↑［（Ｉ－Ｊ）］位数据和Ｉ－Ｊ＋１位的奇偶校验位的第二ＥＣＣ，其中Ｉ＞Ｊ并且Ｊ是大于等于１的整数。

【技术特征摘要】
JP 2006-8-7 2006-2140801. 一种具有纠错功能的半导体存储装置，包括数据存储单元阵列，其包括多个存储单元，并响应于字选择，相对于数 据总线输入和输出^位的数据，其中I是大于等于2的整数；奇偶校验存储单元阵列，其包括多个存储单元，并响应于字选择，相对 于奇偶校验总线输入和输出奇偶校验位，所述奇偶校验位的位数与所述2{位 数据相对应；数据l/0端；奇偶校验产生电路，其由从所述数据1/0端输入的2M立写数据产生所述奇 偶校验位，并输出所述奇偶校验位至所述奇偶校验总线；缺陷状况产生电路，其由从所述奇偶校验存储单元阵列读到所述奇偶校 验总线的奇偶校验位和从所述数据存储单元阵列读到所述数据总线的21位读 数据，产生表示所述读数据中错误位位置的缺陷状况位；和纠错电路，其基于所述缺陷状况位纠正所述读数据中的错误，其中所述奇偶校验产生电路和缺陷状况产生电路被构造为能转换到具有21位 数据和1+1位奇偶校验位的第一 ECC或具有2;组的2⑩位数据和I-J+l位的 奇偶校验位的第二 ECC，其中I>J并且J是大于等于1的整数。2. 根据权利要求1的半导体存储装置，其中所述奇偶校验产生电路和所述缺陷状况产生电路由公用的XOR电路组构成，当进行了到所述第一 ECC的转换时，所述XOR电路组在写期间由2M立写 数据产生1+1位奇偶校验位和在读期间由2M立读数据和1+1位读奇偶校验位产 生缺陷状况位；当进行了到所述第二 ECC的转换时，所述XOR电路组在写 期间由2W位写数据产生2;组I-J+l位奇偶校验位和在读期间由2W位读数据和 I-J +1位读奇偶校验位产生2;组缺陷状况位；和所述XOR电路组包括响应于一转换控制信号，转换所述读奇偶校验位的 输入的输入开关和转换所产生的奇偶校验位或缺陷状况位的输出的输出开 关。3. 根据权利要求1的半导体存储装置，其中 所述奇偶校验产生电路和所述缺陷状况产生电路由公用的XOR电路组构成，当进行了到所述第一 ECC的转换时，所述XOR电路组在写期间产生在21 位写数据中选择的位的XOR作为1+1位的奇偶校验位和在读期间产生在2M立 读数据中选择的位与读奇偶校验位的XOR作为缺陷状况位；当进行了到所述第二 ECC的转换时，所述XOR电路组在写期间产生在 2W位写数据中选择的位的XOR作为2:组I-J+l位奇偶校验位和在读期间产生 在2W位读数据中选择的位和读奇偶校验位的XOR作为2;组缺陷状况位；并 且所述XOR电路组包括响应于一转换控制信号，转换所述读奇偶校验位的 输入的输入开关和转换所产生的奇偶校验位或缺陷状况位的输出的输出开 关。4.根据权利要求2的半导体存储装置，其中响应于与进行写和读的时间相应的转换控制信号，转换所述XOR电路组 的所述输入开关和所述输出开关。5. 根据权利要求3的半导体存储装置，其中响应于与进行写和读的时间相应的转换控制信号，转换所述XOR电路组 的所述输入开关和所述输出开关。6. 根据权利要求2的半导体存储装置，其中所述XOR电路组包括1+1个XOR电路，其中每个XOR电路产生1+1位 奇偶校验位或缺陷状况位中的各自位；当进行了到所述第一 ECC的转换时，通过所述1+1个XOR电路输出1+1 位奇偶校验位或缺陷状况位；以及当进行了到所述第二 ECC的转换时，通过I-J+l个XOR电路输出I-J+l位奇偶校验位或缺陷状况位。7. 根据权利要求3的半导体存储装置，其中所述XOR电路组包括1+1个XOR电路，其中每个XOR电路产生1+1位奇偶校验位或缺陷状况位中的各自位；当进行了到所述第一 ECC的转换时，通过所述1+1个XOR电路输出1+1位奇偶校验位或缺陷状况位；以及 当进行了到所述第二 ECC的转换时，通过I-J+l个XOR电路输出I-J+l位 奇偶校验位或缺陷状况位。8. 根据权利要求6的半导体存储装置，其中在所述1+1个XOR电路中，I-J+l个XOR电路输入2;组的在2W位数据中 的共同组合数据。9. 根据权利要求1的半导体存储装置，进一步包括产生控制所述奇偶校验 产生电路和所述缺陷状况产生电路转换的转换控制信号的转换控制部，其中在测试期间，该转换控制信号能转换为与所述第一 ECC和或所述第二 ECC相应的信号。10. 根据权利要求1的半导体存储装置，其中当进行了到所述第一 ECC的转换时，响应于字选择而相对于奇偶校验存 储单元输入和输出的奇偶校验位是1+1位奇偶校验位，当进行了到所述第二 ECC的转换时，响应于字选择而相对于奇偶校验存储单元输入和输出的奇偶 校验位是包括2;组I-J+l位奇偶校验位的奇偶校验位。11. 根据权利要求10的半导体存储装置，其中所述数据存储单元阵列和所述奇偶校验存储单元阵列由相同数量的字线 构成，并且响应于字线选择，与所选择的字...

【专利技术属性】
技术研发人员：大西康弘，三代俊哉，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]