闪存器件及编程方法技术

一种用于编程闪存器件的方法包括：选择与多个存储器串连接的位线；以及选择字线。将较低位编程到与所选择的字线连接的存储单元内，且将较高位编程到该存储单元内。重复所述选择字线的步骤以及所述编程该较高位的步骤。

【技术实现步骤摘要】

本专利技术涉及一种闪存器件，特别涉及一种可防止在存储单元(memory cell)之间的干扰(interference )现象的编程方法。
技术介绍
图l是传统闪存器件的框图参照图1，该闪存器件包括存储单元阵列lO以及页面緩冲器Pl至Pn(n 是整数)。该存储单元阵列10包括多个单元串(cell string ) Cle至Cne以及 Clo至Cno。该多个单元串Cle至Cne以及Clo至Cno的每一个包括多个 用于储存数据的存储单元(未示出)。该页面緩冲器PI至Pn通过偶数位线BLe 以及奇数位线BLo而连接至所述多个单元串Cle至Cne以及Clo至Cno。 具体地， 一个页面緩冲器PI通过形成一对的该偶数位线BLe以及该奇数位 线BLo而连接至该单元串Cle以及Clo。一般的闪存器件操作如下。以页面緩冲器PI为例进行描述。该页面緩 沖器PI被加载要进行编程的数据，且由位线选择单元(未示出)来选择该偶数 位线BLe或该奇数位线BLo两者任一。如果选择该偶数位线BLe,则对从 在连接至该偶数位线Ble的单元串Cle中包括的多个单元中选择出来的一个 单元进行编程。然而，当闪存器件的集成程度提高时，线宽降低，以及在存储单元之间 的间隙变得靠近。因此，共享相同字线的相邻单元会受到该被编程的单元的 电压的干扰。此现象可发生在单级单元(SLC)以及多级单元(MLC)的所有结 构中。然而，在存储单元之间的干扰现象在该MLC中会变得更显著。该MLC的临界电压分布比该SLC的临界电压分布更窄。换言之，假设 该SLC的临界电压范围为IV，该MLC的临界电压范围为0.2至0.6V。这 是因为该MLC具有四个电压状态。因此，该临界电压分布不可避免地变窄。 如果任一个临界电压分布由于相邻单元的影响而变宽，则该临界电压分 布可能会和其它状态重迭。此外，在进行偶数页面编程搡作之后的奇数页面 编程操作时，此现象会变得更显著。这是因为被编程的偶数页面的单元受到 下一个被编程的奇数页面的单元的影响。因此，该器件的可靠度可明显地劣 化。
技术实现思路
本专利技术的 一 实施例针对一种方法，其用以通过在共享相同字线的所有单 元上执行编程操作(也就是说，基于字线进行编程)而减少相邻单元之间的干扰。本专利技术的另一实施例针对当基于字线执行编程时，通过在两个单元串 之间共享该页面緩冲器来增加面积效率。在一个实施例中，编程闪存器件的方法包括如下步骤选择连接至多个 存储器串(memory string )的所有位线；选择字线；将较低位和较高位编程 到与所选择的字线连接的该存储单元内；以及重复选择该字线的步骤以及编 程该较高位的步骤。在另一实施例中，闪存器件包括多个存储单元串，其每一个包括用于 储存数据的多个存储单元；多个页面緩冲器，通过位线而分别连接至多个存 储单元串。在另一实施例中，闪存器件包括第一存储器组，包括多个存储器串； 第二存储器组，具有与所述第一存储器组的构造相同的构造；以及页面緩沖 器组，通过偶数位线而连接至所述第一存储器组的存储器串、并通过奇数位 线而连接至所述第二存储器组的存储器串，所述页面緩冲器组具有与所述第 一或第二存储器组的存储器串相同数量的页面缓冲器。在另一实施例中， 一种用于编程闪存器件的方法，其包括以下步骤提 供闪存器件，所述闪存器件包括第一存储器组，具有多个存储器串；第二 存储器组，具有与所述第一存储器组相同的构造；以及页面緩沖器组，具有 与所述第一存储器组或所述第二存储器组的存储器串相同数量的页面緩冲 器;选择所述第一或第二存储器组的所有位线；选择所选择的存储器组的字 线；将较低位编程到与所选择的字线连接的全部存储单元内，并然后将较高 储单元内；以及重复所述选择第一或第二存储器组的所 有位线的步骤至所述编程较高位的步骤。附图说明图l是传统闪存器件的框图。图2A以及图2B是图示了根据本专利技术实施例的闪存器件的编程方法的 示意图。图3A是根据本专利技术的第 一 实施例的闪存器件的框图。 图3B是图3A的详细电路图。图4A是根据本专利技术的第二实施例的闪存器件的框图。 图4B是图4A的详细电路图。具体实施方式将参照附图来描述本专利的特定实施例。图2A以及图2B是图示了根据本专利技术实施例的用于编程闪存器件的方 法的示意图。图2A图示了与MLC对应的编程方法，该MLC包括连接至多个存储单 元串Sl至Si、以及多个字线WL0至WLk的多个存储单元。选择所有的多 个存储单元串Sl至Si并且连续地选择该字线WL0至WLk,从而同时编程 连接至所选择的字线的所有存储单元。以首先执行最低有效位(LSB)编程、 而后执行最高有效位(MSB)编程的方式来编程该MLC。例如，如果选4奪第0字线WL0，则将较低位编程(LSB; O)到与第0字 线WL0连接的所有存储单元内。将MSB电压施加到相同字线WLO,使得 将较高位编程(MSB; l)到该字线WLO内。此后，选择第1字线，并重复以 上的编程操作。换言之，可以基于字线来执行该编程，以避免来自相邻存储 单元串的存储单元的干扰现象。通过相同字线来对共享该字线的存储单元施 加相同电平的电压，并经历该编程操作。因此，至少在字线方向上可以避免 在存储单元之间的干扰现象。图2B图示了单级单元的编程方法，该单级单元包括连接到多个存储单 元串Sl至Si、以及多个字线WLO至WLk的多个存储单元。如果以施加对 应的电压到该存储单元串Sl至Si的每个位线同时连续地选择该字线WLO至WLk的方式来执行编程操作，则同时编程与所选^t奪的字线连接的所有存 储单元。例如，如果选择第0字线WL0且将电压施加到与该存储单元串Sl至 Si连接的位线上，则对连接至该第0字线WL0的存储单元进行编程。以此 方式，执行编程，同时选择剩下的第1字线WL1至第k字线WLk。因为同 时编程共享所选择的字线的存储单元，所以可以避免存储单元之间在字线方 向上的干扰现象。图3A是根据本专利技术的第 一 实施例的该闪存器件的框图。参照图3A,该闪存器件包括具有多个单元串Sl至Si(i是整数)的存储 单元阵列100。多个单元串Sl至Si的每一个包括用于储存数据的多个存储 单元(未示出)。多个单元串Sl至Si分别通过位线BU至BLi而连接至多个 页面緩沖器PB1至PBi。也就是说， 一个单元串对应至一个页面緩冲器。因 此，以一对一的对应方式，该页面緩冲器以及该单元串基于字线来执行编程 操作。以下将参照图3B来详细描述。图3B是图3A的详细电^各图。该存储单元阵列100包括多个单元串Sl至Si。该单元串Sl包括漏极选 择晶体管DST1、源极选择晶体管SST1、以及多个存储单元FO至Fk(k是整 数)。该单元串S2包括漏极选择晶体管DST2、源极选择晶体管SST2以及多 个存储单元G0至Gk。该单元串Si包括漏极选择晶体管DSTi、源极选择晶 体管SSTi以及多个存储单元HO至Hk。多个页面緩冲器PB1至PBi分别连 接到多个位线BL1至BLi。也就是iJt, 一个页面緩冲器连接到一个位线。该 位线分别连接至多个NMOS晶体管Ml至Mi,且#4居高电压控制信号DIS 而被高电压VIRPWR所充电。多个NMOS晶体管Nl至Ni响应该位线选择 信号BSL而连接该位线以及对本文档来自技高网...

【技术保护点】
一种编程闪存器件的方法，该方法包括：选择连接至多个存储器串的位线；选择字线；将较低位编程到与所选择的字线连接的存储单元内，并将较高位编程到所述存储单元内；以及重复所述选择字线的步骤以及所述编程较高位的步骤。

【技术特征摘要】
KR 2006-9-29 96099/061.一种编程闪存器件的方法，该方法包括选择连接至多个存储器串的位线；选择字线；将较低位编程到与所选择的字线连接的存储单元内，并将较高位编程到所述存储单元内；以及重复所述选择字线的步骤以及所述编程较高位的步骤。2. 如权利要求1所述的方法，其中，所述闪存器件包括第一存储器组， 其具有多个存储器串；第二存储器组，其具有与所述第一存储器组相同的构 造；以及页面緩沖器组，其具有与所述第一或第二存储器组的存储器串相同 数量的页面緩冲器。3. —种闪存器件，其包括多个存储单元串，每一个包括用于在其中存储数据的多个存储单元； 多个页面緩冲器，分别通过位线连接到所述多个存储单元串； 多个第一开关元件，分别连接到所述位线，且被配置为根据第一信号而 提供电源电压给所述位线；以及多个第二开关元件，连接在所述页面缓冲器以及所述位线之间，并被配置为响应于第二信号而导通或截止。4. 如权利要求3所述的闪存器件，其中，所述第一以及第二开关元件的 每一个包括NMOS晶体管。5. —种闪存器件，其包括 第一存储器组，包括多个存储器串；第二存储器组，具有与所述第一存储器组相同的构造；以及 页面緩冲器组，通过偶数位线而连接至所述第一存储器组的存储器串、 并通过奇数位线而连接至所述第二存储器组的存储器串，所述页面緩冲器...

【专利技术属性】
技术研发人员：金基锡，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[]