半导体存储器器件及控制时序的方法技术

在半导体存储器器件中，除了以可断开的方式连接到存储单元阵列的位线的灵敏放大器之外，还设置了时序调节电路，所述存储单元阵列具有多个存储单元，所述灵敏放大器执行限制操作，以在从所述存储单元的数据读出操作期间断开所述存储单元阵列的位线并放大数据信号，所述时序调节电路调节与所述灵敏放大器中的所述限制操作相关的时序，使得能够调节所述限制操作的时序并设置所述限制操作的时序。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器器件及控制与其操作相关的时序的方法。
技术介绍
半导体存储器器件例如DRAM (动态随机访问存储器)的小型化每年 在进行。随着小型化继续进行，半导体存储器器件中的线间间距变得更 小，因而耦合电容增加。耦合电容的增加会引起由于噪声导致的误操作。特别是在DRAM中，由于单元的面积随着小型化的进行而减小，所 以连接到存储单元的位线之间的线间间距也减小。结果，位线之间的电容 变大，这增加了当读出存储单元中存储的数据时发生由于灵敏放大器中的 噪声而导致误操作的可能性。作为避免这个问题的方法，限制型灵敏放大器操作是公知的(例如， 参照第平9-63266号和第平2-301097号日本专利申请特许公开)。通过将 灵敏放大器中的位线和在存储单元一侧的位线相连接，并且当从存储单元 读取(读出)数据时将灵敏放大器中的位线和在存储单元一侧的位线断开 电连接一定的时间段，来实现限制型灵敏放大器操作，其中，存储单元通 过传输门连接到在存储单元一侧的位线。具体地讲，如图IO所示，选中字线WL (Tll时刻)，存储单元中存储的数据输出到位线。此时，用于将灵敏放大器中的位线和在存储单元一 侧的位线相连接的传输门的控制信号MUX为高电平(下面用H表 示)且该传输门处于导通状态，从而使灵敏放大器中的位线BLO、 /BL0分别和在存储单元一侧的位线BL1、 /BL1相连接。此后，灵敏放大器激活信号LE被设置成H，以激活灵敏放大器 (T12时刻)。此时，传输门的控制信号MUX改变到低电平(下面用 L表示)以将传输门转换到截止状态，从而使灵敏放大器中的位线 BL0、 /BL0和在存储单元一侧的位线BL1、 /BL1断开。因此，只执行灵敏 放大器中的位线BLO、 /BLO的放大(见T12时刻和T13时刻)。在灵敏放大器中的位线BLO、 /BLO的放大完成之后，传输门的控制信 号MUX再次转换到H，以将灵敏放大器中的位线BLO、 /BLO分别连 接到在存储单元一侧的位线BL1、 /BL1 (T13时刻)。这样，灵敏放大器 中位线BLO、 /BLO中的放大结果被传送到在存储单元一侧的位线BL1、 /BL1，从而恢复存储单元中的数据。接着，字线转换到非选通状态(T14 时刻)，以完成操作。注意的是，在图10中，STN是存储单元中的存储 节点(连接到构造存储单元的电容器的节点)的电势电平。通过使如上所述的操作得以实现，在限制型灵敏放大器操作中，当位 线上的电势被灵敏放大器放大时，在存储单元一侧的位线之间的电容的影 响不再起作用，因而可以抑制由于噪声导致的误操作的发生。然而，在执行传统的限制型灵敏放大器操作的半导体存储器器件中， 用于启动限制操作的时序，即，用于将传输门转换到截止状态并且使灵敏 放大器中的位线和在存储单元一侧的位线断开的时序是固定的。因此，存 在一些问题，例如，不可调节由制造的易变性等产生的与最优时序的偏 差，不可在评估/测试中为了使缺陷尽早出现而调节到恶劣时序，等等。
技术实现思路
本专利技术的目的是使得可以在半导体存储器器件中调节与限制操作 (confinement operation )相关的时序。根据本专利技术的半导体存储器器件包括灵敏放大器，其以可断开的方 式连接到具有多个存储单元的存储单元阵列的位线，所述灵敏放大器在从 存储单元的数据读出操作期间执行限制操作，以断开存储单元阵列的位线 并放大数据信号；以及时序调节电路，调节与灵敏放大器中的限制操作相关的时序。 附图说明图1是示出根据本专利技术的实施例的半导体存储器器件的构造示例的图；图2是示出这个实施例中灵敏放大器的构造的电路图；图3是示出这个实施例中与限制操作的时序调节相关的电路构造的图；图4是示出MUX控制电路的构造的电路图； 图5是示出时序调节电路的构造的电路图；图6是示出这个实施例中限制型灵敏放大器操作的操作波形的曲线图；图7是示出这个实施例中在半导体存储器器件上的测试流程的示例的图；图8是示出时序调节电路的另一构造的电路图；图9是示出译码信号发生电路的构造的电路图；和图IO是示出限制型灵敏放大器操作的操作波形的曲线图。具体实施方式下面，将基于附图描述本专利技术的实施例。对于根据本专利技术的实施例的半导体存储器器件，下面以具有一个晶体 管/一个电容器类型的存储单元的DRAM为示例来说明。图1是示出根据本专利技术的实施例的半导体存储器器件的构造示例的方 框图。如图1所示，根据这个实施例的半导体存储器器件具有指令输入电路 11、地址输入电路12、数据输入/输出电路13、控制电路14、以及存储器 核15。指令输入电路11接收作为外部指令CMD的芯片使能信号(/CE1、 CE2)、输出使能信号(/OE)、以及写使能信号(/WE)。指令输入电路 11将接收到的外部指令CMD译码并且将译码结果作为内部指令信号输出 到控制电路14。作为内部指令信号所表示的指令，有读指令、写指令等。地址输入电路12通过地址端子接收外部地址信号ADD并且向控制电 路14提供所接收的外部地址信号ADD。在数据读操作期间，数据输入/输出电路13通过外部数据端子输出从 存储器核15通过数据总线传送的所读的数据作为数据信号DAT。另外， 在数据写操作期间，数据输入/输出电路13接收通过外部数据端子作为数 据信号DAT输入的写数据信号，并且通过数据总线将所接收的写数据传 送到存储器核15。基于来自控制电路14的指令执行数据输入/输出电路13 中的数据输入/输出操作。响应于由指令输入电路11提供的内部指令信号(读指令、写指令 等)以及在半导体存储器器件内部产生的刷新指令，控制电路14产生用 于对存储器核15执行数据读操作和数据写操作的时序信号，并将所产生 的时序信号提供给存储器核15，等等。另外，控制电路14对从地址输入 电路12提供的外部地址信号ADD译码并且将其译码信号提供给存储器核 15。当作为内部指令的读指令或写指令与内部产生的刷新指令相冲突时， 控制电路14具有在这些指令中执行判优的判优功能。注意的是，未示出 的刷新计时器周期性地产生刷新指令。控制电路14具有如图3所示的电路，该电路用于调节限制型灵敏放 大器操作中的限制操作等的启动时序。后面将描述这个与限制操作的时序 调节相关的电路。存储器核15具有存储单元阵列16、行译码器17、灵敏放大器18、以 及列译码器19。存储单元阵列16具有多个布置成阵列形式的存储单元 (动态存储单元)，且每个存储单元都具有一个传输晶体管和一个用于存 储数据的电容器。另外，存储单元阵列16具有分别连接到存储单元的传 输晶体管的栅极的字线和分别连接到传输晶体管的数据输入/输出节点的位 线。响应于作为所提供的译码信号的行译码信号，行译码器17从多条字 线中选中一条字线。例如，在数据读操作期间，灵敏放大器18根据从存储单元读取的数 据放大位线的电势(数据信号)。此时，灵敏放大器18执行限制操作， 以断开灵敏放大器中的位线和在存储单元一侧的位线，在位线电势的放大 完成之后，将灵敏放大器中的位线重新连接到在存储单元一侧的位线，从 而放大位线的电势。响应于作为所提供的译码信号的列译码信号，列译码器19输出控制 信号，以控制列选通器(column gate)，所述列选通器用于本文档来自技高网...

【技术保护点】
一种半导体存储器器件，包括：存储单元阵列，该存储单元阵列具有多条位线、布置成与所述位线相交叉的多条字线、以及布置在所述位线和所述字线的各个交叉点处的多个存储单元；灵敏放大器，以可断开的方式连接到所述存储单元阵列的所述位线，所述灵敏放大器在从所述存储单元的数据读出操作期间执行限制操作，以断开所述存储单元阵列的位线并放大数据信号；以及时序调节电路，调节与所述灵敏放大器中的所述限制操作相关的时序。

【技术特征摘要】
JP 2006-9-25 2006-2589611.一种半导体存储器器件，包括存储单元阵列，该存储单元阵列具有多条位线、布置成与所述位线相交叉的多条字线、以及布置在所述位线和所述字线的各个交叉点处的多个存储单元；灵敏放大器，以可断开的方式连接到所述存储单元阵列的所述位线，所述灵敏放大器在从所述存储单元的数据读出操作期间执行限制操作，以断开所述存储单元阵列的位线并放大数据信号；以及时序调节电路，调节与所述灵敏放大器中的所述限制操作相关的时序。2. 如权利要求1所述的半导体存储器器件，其中，在数据读出操作期间完成所述限制操作中信号的放大之后，所 述读出放大器重新连接到所述存储器单元阵列的位线。3. 如权利要求1所述的半导体存储器器件，其中，所述时序调节电路调节用于启动所述限制操作的时序。4. 如权利要求3所述的半导体存储器器件，其中，所述时序调节电路延迟与所述灵敏放大器的激活信号相对应的 控制信号并输出该控制信号，以指示用于启动所述限制操作的时序。5. 如权利要求4所述的半导体存储器器件，其中，所述时序调节电路包括延迟所述控制信号的延迟电路，该延迟 电路利用恒流源。6. 如权利要求4所述的半导体存储器器件，其中，所述时序调节电路包括延迟所述控制信号的延迟电路，该延迟 电路利用电容器-电阻器元件。7. 如权利要求4所述的半导体存储器器件，其中，所述时序调节电路能够根据设定值改变与所述控制信号相关的 延迟量。8. —种半导体存储器器件，包括 存储单元阵列，该存储单元阵列具有多条位线、布置成与所述位线相 交叉的多条字线、以及布置在所述位线和所述字线的各个交叉点处的多个 存储单元；灵敏放大器，该灵敏放大器在从所述存储单元的数据读出操作期间执行限制操作，以断开所述存储单元阵列的位线并放大数据信号；时序调节电路，调节与所述灵敏放大器中的所述限制操作相关的时序；开关电路，该开关电路连接所述存储单元阵列的位线和所述灵敏放大 器的位线；以及开关控制电路，...

【专利技术属性】
技术研发人员：中村俊和，小林广之，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]